能减少负荷和时间的电路块测试模型的产生方法及设备技术

用于产生一测试模型以对半导体器件的至少一个电路块（２４－１，２４－２，２４－３）进行测试的方法，所述半导体器件包括与上述电路块相连的控制电路（２１），上述测试模型是通过以与控制电路的特性相对应的一个数据转换库（１２）作为参考来为电路块转换出一个公用测试模型（１１）而得到生成的。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种用于为半导体器件(如单片机)的测试电路块(外围宏)产生测试模型的方法及设备。一般来说，一个单片机的组成除了中央处理器和存储器以外还有各种外围宏，如显示控制宏、通信控制宏以及时间宏。在制造单片机的过程中，这些外围宏必须与CPU和存储器一起进行操作测试。同时，由于CPU是按多个系列而被制造出来的，其结果使得CPU的位数以及指令代码也随系列的不同而不同。因此，在先前用于测试外围宏的方法中，即使在单片机中通常使用的是相同的外围宏，也必须从外部向具有不同系列CPU的单片机提供不同的测试模型。这就需要产生大量的新测试模型，而且用于准备这些测试模型所需的负荷和时间也相当大。我们注意到，可以将一个被专门设计用于外围宏测试的模型安排在单片机的内部并使其与该单片机的宏连接。但是，这种方法会造成使测试终端数目增加的问题，因而不可行。本专利技术的一个目的是提供一种用于产生测试模型的方法和设备，该测试模型可对半导体器件(如单片机)的测试外围宏进行测试，其能够减少准备这个测试模型所需的负荷和线路。根据本专利技术所述，在用于产生测试模型的方法中，可对半导体器件的至少一个电路块进行测试，此半导体器件含有一个与该电路块连接的控制电路，上述测试模型是通过参考一与控制电路的特性相对应的数据转换库而对一用于电路块的公用测试模型进行转换而被产生的。通过以下文字说明并参考附图，本专利技术将变得更加清晰易懂。在附图中附图说明图1是一个电路框图，示出了根据本专利技术的用于对半导体器件进行测试的测试装置的一个实施例；图2是图1所示单片机的详细电路框图；图3是图2所示测试电路的详细电路框图；图4是图2所示总线桥接电路的详细电路框图；图5A的表格显示出了图1所示宏公用测试模型文件的内容的一个例子；图5B的表格显示出了图1所示CPU系列转换库的内容的一个例子；图5C的表格显示出了图1所示产品参数文件的内容的一个例子；图6、7和8是图2所示单片机的改型电路框图。现在将参考图1对根据本专利技术的用于对半导体器件进行测试的测试装置的一个实施例进行说明。在图1中，参考标号1代表了一个用于对半导体器件进行测试的测试装置，该半导体器件如单片机2-1，2-2和2-3。图2中显示出了单片机2-1，2-2和2-3之一的结构。在图2中，参考标号21代表一个控制处理单元(CPU)，22代表一个测试电路，23则代表一个总线桥接电路。测试电路22可在不需要CPU 21的情况下通过总线桥接电路23对电路块(外围宏)24-1、24-2和24-3进行测试。在CPU 21和总线桥接电路23之间连接有一个高速系统总线SB，而在总线桥接电路23与外围宏24-1、24-2和24-3之间则连接有一个低速外围总线PB。例如，外围宏24-1是一个用于控制显示的宏，外围宏24-2是一个用于控制通信的宏，外围宏24-3是一个定时器宏。外围总线PB由地址总线AB、控制总线CB和数据总线DB构成。宏24-1、24-2和24-3分别与解码器27-1、27-2和27-3有关，而解码器27-1、27-2和27-3则与地址总线AB相连。解码器27-1、27-2和27-3可对地址总线AB的高位进行解码并可将其输出信号传送给外围宏24-1、24-2和24-3的宏选择端MS，进而对外围宏24-1、24-2和24-3分别进行操作。在一个测试模式中，测试电路22将提供给测试数据端TDi的多个数据D1转换为数据D2，并将数据D2传送给总线桥接电路23。另外，总线桥接电路23将多个数据D2转换成数据D3并将数据D3传送给宏24-1、24-2和24-3。此处，假设数据D1、D2和D3，地址总线AB，控制总线CB以及数据总线DB的位数如下D1…8位D2…32位D3(AB，CB，DB)…32位AB…16位CB…8位DB…8位可以注意到，数据D1与用于操作选择器(未在图2中示出，但在图3和图4中示出)的选择数据SD(4位)相关。数据D3的一个例子由三串32位数据给出5500H(AB)，0BH(CB)和06H(DB)，其中H是十六进制标记，“5500H”代表外围宏24-1的宏序号，而“0B”则代表一个写指令。在上述状态中，测试电路22必须产生与三串32位数据D3相对应的三串32位数据D2。即，FFFF5500H，0000000BH和00000006H与三串32位数据D2相对应的12串8位数据D1也被提供给测试数据端TDi。即，FFH，FFH，55H，00H，00H，00H，00H，0AH，00H，00H，00H和06H其中，“0A”代表一个单写指令。这个单写指令“0A”被测试电路21转换成写指令0BH。在这种情况下，数据D1被与选择数据SD相关联。因此，数据D1+SB可表示如下FF0H，FF1H，552H，003H，004H，005H，006H，007H，008H，009H，00AH和06BH如图3所示，当12串8位数据D1被测试装置1准备作为测试模型并被提供给测试数据端TDi时，12串8位数据D1将被测试电路22转换成3串32位数据D2。在图3中有四个8位存储器220、221、222和223，一个选择器224以及一个代码转换电路225。在这种情况下，各个8位数据D1由与4位选择SD相关的8位数据形成。因此，选择器224将根据选择数据SD的低2位来选择存储器220、221、222和223之一，这样，各个4串8位数据D1(32位)就被保存在存储器220、221、222和223之中，而它们将产生32位数据D2。因此，12串8位数据D1就被转换成3串32位数据D2。在图3中，代码转换电路225含有一个转换表，用于将测试数据端TDi上的指令代码转换成外围总线PB上(也就是系统总线SB上)的指令代码。例如，当选择数据SD指出一个特定数值如11H时，代码转换电路225将对其进行代码转换。否则代码转换电路就处于导通状态。还有，选择数据SD的高2位被直接传送给总线桥接电路23。如图4所示，当3串32位数据D2被提供给总线桥接电路23时，3串32位数据D2将被总线桥接电路23转换成1串32位数据D3。在图4中有两个8位存储器231和232、一个16位存储器230和一个选择器233。在这种情况下，各个32位数据D2由与选择数据SD的高2位相关的32位数据形成。因此，选择器233将根据选择数据SD的高2位来选择存储器230、231和232之一。作为结果，第一个32位数据D2的低16位被保存在存储器230中，第二个32位数据D2的低8位被保存在存储器231中，并且第三个32位数据D2的低8位被保存在存储器232中。这样，3串32位数据D2就被转换成32位数据D3。应该注意的是，在非测试模式中，总线桥接电路23会使CPU 21发出的信号直接通过。但是，为了简化说明，所以在此省略了对用于CPU 21的总线桥接电路23的结构的说明。如上所述，在图2所示一个单片机的情况下，为了向外围总线PB提供32位测试数据D3，就有必要将与4位选择数据SD相关的12串8位数据D1提供给测试端TDi。现在，在单片机含有相同外围宏24-1、24-2和24-3的情况下，如果它使用了不同于CPU 21系列的CPU，则其测试电路和总线桥接电路也与图2所示的对应部分不同。因此，要本文档来自技高网...

【技术保护点】
用于产生测试模型以对半导体器件的至少一个电路块（２４－１，２４－２，２４－３）进行测试的方法，该半导体器件含有与上述电路块相连的控制电路（２１），上述方法的特征在于包括这样的一个步骤，即，通过以与上述控制电路的特性相对应的数据转换库（１２）作为参考，来为上述电路块转换出公用测试模型（１１），从而生成上述测试模型。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：大塚重和，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]