时钟信号频率验证装置与方法制造方法及图纸

本发明专利技术涉及一种时钟信号频率验证装置与方法，用于时钟信号源的验证过程，装置包括一参考时钟信号与重置信号产生源、一分频器及一比较检测器。方法包括：将一待测时钟信号输入至该分频器；对应一重置信号的激活，该分频器开始对应该待测时钟信号的触发而动作，输出一双电位的分频后待测信号；对应该参考时钟信号与重置信号产生源所发出的重置信号的激活，每隔一预定时间Ｔｓ该比较检测器检测该分频后待测信号的信号电位；以及当从第１个时间点至第ｐ－ｑ个时间点上所检测到的该分频后待测信号处于第一电位，且于第ｐ＋１个时间点上所检测到的该分频后待测信号的信号电位处于第二电位时，判断该时钟信号源为正常工作且得出该待测时钟信号的周期误差范围Ｔｅ。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种，尤指应用于集成电路测试过程中的。然而，当电路的操作速度日益增加时，对于时钟信号源10的要求就不再只是正常动作与否，而是必须验证其频率的准确度。但显然上述的常用手段并无法有效验证时钟信号源10的频率准确度是否合乎需求， 本专利技术公开一种时钟信号频率验证方法，应用于一时钟信号源的验证过程中，其方法包括下列步骤将该时钟信号源所输出的一待测时钟信号输入至一分频器，该待测时钟信号具有一第一周期T1；对应一重置信号的激活，该分频器开始对应该待测时钟信号的触发而动作，进而输出一双电位的分频后待测信号，该分频后待测信号具有一第二周期T2，而T2/n＝T1；对应该重置信号的激活，每隔一预定时间Ts便检测该分频后待测信号的信号电位；以及当从第1个时间点至第p-q个时间点上所检测到的该分频后待测信号处于一第一电位，且于第p+1个时间点上所检测到的该分频后待测信号的信号电位处于一第二电位时，判断该时钟信号源为正常工作且得出该待测时钟信号的周期误差范围Te。根据上述构想，本专利技术的时钟信号频率验证方法，其中p＝(T2/(2Ts))，q＝(T1/Ts)，Te＝(q+(1/2))*Ts/(n/2)。根据上述构想，本专利技术的时钟信号频率验证方法，其中还包括下列步骤当持续检测第2p-q个时间点与第2p+1个时间点、第3p-q个时间点与第3p+1个时间点、...以及第mp-q个时间点与第mp+1个时间点上的该分频后待测信号的信号电位，而该时钟信号源都被判断为正常工作时，该待测时钟信号的周期误差范围Te＝(q+(1/2))*Ts/(m*n/2)。根据上述构想，本专利技术的时钟信号频率验证方法，其中该预定时间Ts由一参考时钟信号的上升沿所决定，而该重置信号的变化沿与该参考时钟信号的下降沿对齐，至于该周期误差范围Te＝(q+(1/2))*Ts/(m*n/2)。根据上述构想，本专利技术的时钟信号频率验证方法，其中当从第1个时间点至第p-q个时间点上所检测到的该分频后待测信号非都处于一第一电位，或于第p+1个时间点上所检测到的该分频后待测信号的信号电位非处于一第二电位时，则判断该时钟信号源为非正常工作。本专利技术还公开一种时钟信号频率验证装置，应用于验证一时钟信号源的准确度，其配合一参考时钟信号与重置信号产生源进行动作，参考时钟信号与重置信号产生源产生一参考时钟信号以及一重置信号，且该参考时钟信号具有一预定周期Ts；而该验证装置包括一分频器，电连接于该时钟信号源与该参考时钟信号与重置信号产生源，其接收该时钟信号源所输出的一待测时钟信号，并对应该重置信号的激活，而开始对应该待测时钟信号的触发而动作，进而输出一双电位的分频后待测信号，其中该待测时钟信号具有一第一周期T1，该分频后待测信号具有一第二周期T2，而T2/n＝T1；以及一比较检测器，电连接于该分频器与该参考时钟信号与重置信号产生源，其对应该重置信号的激活与该参考时钟信号的触发，每隔该预定周期Ts便检测该分频后待测信号的信号电位，而当从第1个时间点至第p-q个时间点上所检测到的该分频后待测信号处于一第一电位，且于第p+1个时间点上所检测到的该分频后待测信号的信号电位处于一第二电位时，输出一工作正常信号并可得出该待测时钟信号的周期误差范围Te。根据上述构想，本专利技术的时钟信号频率验证装置，其中p＝(T2/(2Ts))，q＝(T1/Ts)，Te＝(q+(1/2))*Ts/(n/2)。根据上述构想，本专利技术的时钟信号频率验证装置，其中当检测第2p-q个时间点与第2p+1个时间点、第3p-q个时间点与第3p+1个时间点、...以及第mp-q个时间点与第mp+1个时间点上的该分频后待测信号的信号电位时，该比较检测器持续输出一工作正常信号时，代表该待测时钟信号的周期误差范围Te＝(q+(1/2))*Ts/(m*n/2)。根据上述构想，本专利技术的时钟信号频率验证装置，其中该检测时间点为该参考时钟信号的上升沿，而该重置信号的变化沿与该参考时钟信号的下降沿对齐，至于该周期误差范围Te＝(q+(1/2))*Ts/(m*n/2)。根据上述构想，本专利技术的时钟信号频率验证装置，其中该分频器、该比较检测器以及该时钟信号源整合于同一芯片上。根据上述构想，本专利技术的时钟信号频率验证装置，其中当从第1个时间点至第p-q个时间点上所检测到的该分频后待测信号非都处于一第一电位，或于第p+1个时间点上所检测到的该分频后待测信号的信号电位非处于一第二电位时，输出一错误信号。根据上述构想，本专利技术的时钟信号频率验证装置，其中当输出该错误信号，代表该待测时钟信号的周期误差范围Te必大于(1/2)*Ts/(n/2)。图2为本专利技术对于时钟信号频率验证装置所发展出的一较佳实施例方块示意图。图3为对上述技术手段举出一实例进行说明的相关信号波形示意图。本专利技术附图中所包括的各元器件如下 10--时钟信号源 11--分频器后 12--检测电路20--时钟信号源 21--分频器 22--比较检测器23--参考时钟信号与重置信号产生源再请参见图3，其为对上述技术手段举出一实例进行说明的相关信号波形示意图，其中参考时钟信号(REFCLK)的预定周期Ts为20纳秒(ns)，而重置信号(RESET#)的变化沿与该参考时钟信号的一下降沿对齐。而由于该时钟信号源20所输出的待测时钟信号(CLK)与参考时钟信号并不同步，因此在重置信号(RESET#)变化至高电位后的A时间范围内，待测时钟信号(CLK)都有可能由低电位转变为高电位，而该A时间范围的长度便为该待测时钟信号(CLK)的第一周期T1(本例为40纳秒，恰与预定周期20纳秒成2倍频关系，但实际上并不一定必须为2倍频关系，1倍频关系也可以，其与所能容许的频率误差有关)。此外，该比较检测器22对应该重置信号的激活与该参考时钟信号上升沿的触发，每隔该预定周期Ts(20纳秒)便检测该分频后待测信号的信号电位，而其检测时间点计数值(STROBE NO)如图所示。然本例的分频器21为一9位的分频器(即除以512)，使得所输出的分频后待测信号(TESTCLK)的第二周期T2便等于40*512纳秒。因此，在理想状态下，分频后待测信号(TESTCLK)应在B时间范围内发生其于重置信号激活后的第一次上升沿，也就是说，在小于等于第510次的检测时间点所检测到的信号电位都应该是低电位，而大于等于第513次的检测时间点所检测到的信号电位都应该是高电位。至于在B时间范围(40纳秒)内，因为两个电位都有可能，故不列入考虑。另外，在理想状态下，分频后待测信号(TESTCLK)应在C时间范围(40纳秒)内发生其于重置信号激活后的第一次下降沿，也就是说，在小于等于第1022次的检测时间点所检测到的信号电位都应该是高电位，而大于等于第1025次的检测时间点所检测到的信号电位都应该是低电位。至于在C时间范围(40纳秒)内，因为两个电位都有可能，故也不列入考虑。综上所述，当本例中的该时钟信号源20所输出的待测时钟信号(CLK)的频率为理想中25Mhz且维持一定，上述测试结果必然成立而使比较检测器22持续输出一工作正常信号。但是当该时钟信号源20所输出的待测时钟信号(CLK)的频率F略大于25Mhz但仍维持一定时，分频后待测信号(T本文档来自技高网...

【技术保护点】
一种时钟信号频率验证方法，应用于一时钟信号源的验证过程中，其特征在于，该方法包括下列步骤： 将该时钟信号源所输出的一待测时钟信号输入至一分频器，该待测时钟信号具有一第一周期Ｔ１； 对应一重置信号的激活，该分频器开始对应该待测时钟信号的触发而动作，进而输出一双电位的分频后待测信号，该分频后待测信号具有一第二周期Ｔ２，而Ｔ２／ｎ＝Ｔ１； 对应该重置信号的激活，每隔一预定时间Ｔｓ检测该分频后待测信号的信号电位；以及 当从第１个时间点至第ｐ－ｑ个时间点上所检测到的该分频后待测信号处于一第一电位，且于第ｐ＋１个时间点上所检测到的该分频后待测信号的信号电位处于一第二电位时，判断该时钟信号源为正常工作且得出该待测时钟信号的周期误差范围Ｔｅ。

【技术特征摘要】

【专利技术属性】
技术研发人员：席振华，吴政原，翁志贤，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]