一种级联变流器驱动信号抗干扰方法技术

本发明专利技术属于多电平变流技术领域，公开了一种级联变流器驱动信号抗干扰方法，FPGA将内部载波调制生成的PWM驱动信号按照特定形式进行编码，编码中添加起始码和停止码，并按照一定波特率连续不断地发送；CPLD接收编码信号并逐一比对解码，当接收到的起始码、PWM信号编码以及停止码均正确时，CPLD输出的PWM驱动信号才更新为当前接收到的逻辑电平；否则，输出的PWM驱动信号电平状态保持不变。本发明专利技术避免PWM驱动信号直接长线路传输而受到功率器件开关过程中产生的高频电磁干扰的影响，提高PWM驱动信号长线路传输的抗干扰能力；同时也可自动滤除高频调制产生的PWM窄脉冲信号，降低大功率开关器件的开关损耗。

Anti interference method for drive signal of cascade converter

【技术实现步骤摘要】
一种级联变流器驱动信号抗干扰方法
本专利技术属于多电平变流
，尤其涉及一种级联变流器驱动信号抗干扰方法。
技术介绍
目前，多电平变流器以其输出电平数多，电压/电流谐波特性好，开关器件电压应力小，电磁干扰小，以及可采用低压器件实现高压输出等特点，因而广泛应用于中高压大功率场合。其中，级联多电平电路为典型多电平拓扑，每相由若干单相全桥电路串联叠加而成，相比于钳位型和飞跨电容型多电平电路，无需考虑复杂的电容电压均衡问题，且省去了大量钳位二极管和飞跨电容，同时还具有较高等效开关频率以及模块化易于扩展等优点，因而在高压电机驱动、光伏新能源并网发电/电池储能系统和静止同步补偿器中得到大量应用。该电路拓扑在实际应用时，每个H桥臂需提供四路驱动信号，又由于每相有若干H桥，造成整个电路需要较多的PWM驱动信号。因而，为了满足级联多电平电路多路PWM驱动信号的需求，以及兼顾功率单元模块化控制与管理的目的。在单个数字信号处理器(digitalsignalprocessor,DSP)难以提供多路驱动信号的现实条件下，通常借助多个处理器组合的方式来生成所需的多路PWM驱动信号，同时实现功率单元的模块化控制与管理。通过上述分析，现有技术存在的问题及缺陷为：(1)现有技术多处理器组合方式也就造成了PWM驱动信号需经过较长的线路传输才能作用到目标开关器件上。中高压大功率工业应用场合下，功率器件开关过程会产生较强的高频电磁干扰，很容易使经长线路传输的PWM驱动信号受到高频电磁干扰的影响，造成驱动信号中出现异常脉冲，这些异常干扰脉冲可能使功率开关器件出现误动作，进而造成系统控制效果变差，甚至不能正常工作，最终会对电力电子系统的可靠、安全与稳定运行构成威胁。(2)高频调制产生的PWM驱动信号存在窄脉冲，在高压大功率应用场合，由于功率器件开关过程响应时间相对较长，很窄的驱动脉冲作用于开关器件上会出现开关器件导通极短时间又立即关断，或没完全导通又立即关断的现象，使得开关过程时间与实际导通时间的比值很大，因而，造成开关损耗明显增加，进而对电力电子装置散热系统提出更高的要求，可能需更换散热方式，自然冷却变为强制风冷，甚至可能强制风冷变为水冷才能满足要求，会对整个散热系统提出更高的要求，系统结构也将会更加复杂。解决以上问题及缺陷的意义：消除高频电磁干扰造成的异常脉冲，能够保证电力电子系统运行更可靠、更安全与更稳定；自动滤除PWM信号中的窄脉冲，降低大功率开关器件的开关损耗，进而降低对电力电子装置散热系统的要求。
技术实现思路
针对现有技术存在的问题，本专利技术提供了一种级联变流器驱动信号抗干扰方法。本专利技术，一种级联变流器PWM驱动信号抗干扰方法，FPGA将PWM驱动信号以特定的编码形式发送，再由CPLD接收编码信号并解码，获得PWM驱动信号，避免了驱动信号直接长线路传输易受高频电磁干扰的影响，提高PWM驱动信号的抗干扰能力，从而保证电力电子系统可靠、安全与稳定地运行；同时该方法可自动滤除高频调制产生的PWM窄脉冲信号，降低大功率开关器件的开关损耗。进一步，附图2为系统框图，为提高PWM驱动信号传输过程中的抗干扰能力，采用附图3编码方法和附图4对应的解码方法。进一步，附图3中PWM驱动信号抗干扰的编码方法，具体执行步骤如下：步骤S1、主控制器中FPGA按照设定的波特率逐位发送PWM编码信号的起始编码v1v2v3“011”；步骤S2、起始码发送完毕后，立即读入FPGA内部载波调制生成的PWM信号电平值，若电平值为“1”，则信号编码v4v5v6取“101”，若电平值为“0”，则信号编码v4v5v6取“010”，同时在编码末尾添加停止码v7，恒取“1”；步骤S3、按照步骤S1波特率继续逐位发送步骤S2生成的编码v4v5v6v7；进一步，附图4中PWM驱动信号抗干扰的解码方法，具体执行步骤如下：步骤S1、IGBT驱动器中CPLD按照权利要求3步骤S1的波特率实时采样输入的PWM编码信号，CPLD逐位接收比对起始编码v1v2v3，若逐位比对完全相同，继续接收后续编码；否则，立即结束本轮采样，同时CPLD当前输出的驱动信号电平保持不变；步骤S2、如果起始码逐位比对完全相同，则继续接收后续四位编码v4v5v6v7，此过程中无需考虑四位编码的具体逻辑电平值；步骤S3、后续四位编码接收完毕后，立即将最末尾编码v7与“1”进行比对，如果相同，再进行驱动信号解码；否则，立即结束本轮采样，同时CPLD输出的驱动信号电平保持不变；步骤S4、若停止码相同，再对编码v4v5v6判断，如果取值为“101”，则CPLD输出驱动信号为高电平“1”，如果取值为“010”，则CPLD输出驱动信号为低电平“0”，否则，CPLD输出的驱动信号电平保持不变。进一步，能够避免PWM驱动信号经长线路传输而受到功率开关器件产生的高频电磁干扰的影响，提高PWM驱动信号的抗干扰能力，从而保证电力电子系统的可靠、安全与稳定运行。进一步，只要高频调制产生的PWM窄脉冲信号不是出现在起始码发送完毕的PWM信号电平值读取时刻，附图3中PWM驱动信号抗干扰的编码方法可以自动滤除PWM信号中的窄脉冲，降低大功率开关器件的开关损耗。本专利技术另一目的在于提供一种计算机设备，所述计算机设备包括存储器和处理器，所述存储器存储有计算机程序，所述计算机程序被所述处理器执行时，使得所述处理器执行如下步骤：FPGA将内部载波生成的PWM驱动信号进行编码，并对所述编码添加起始码和停止码，按照一定的波特率发送；CPLD接收编码信号并逐一比对解码；接收到的起始码、PWM信号编码以及停止码均正确时，CPLD输出的PWM驱动信号更新为当前接收到的逻辑电平；否则，输出的PWM驱动信号电平保持不变。本专利技术另一目的在于提供一种计算机可读存储介质，存储有计算机程序，所述计算机程序被处理器执行时，使得所述处理器执行如下步骤：FPGA将内部载波生成的PWM驱动信号进行编码，并对所述编码添加起始码和停止码，按照一定的波特率发送；CPLD接收编码信号并逐一比对解码；接收到的起始码、PWM信号编码以及停止码均正确时，CPLD输出的PWM驱动信号更新为当前接收到的逻辑电平；否则，输出的PWM驱动信号电平保持不变。本专利技术方法适用性较广，不仅适用于级联多电平电力电子系统，也适用于其他类型多电平变流控制系统，如：二极管钳位五电平、七电平或更高电平电路，以及MMC。结合上述的所有技术方案，本专利技术所具备的优点及积极效果为：本专利技术通过FPGA将内部载波生成的PWM驱动信号进行编码，为了保证传输编码的可靠性，编码中添加起始码和停止码，并按照一定的波特率发送；CPLD接收编码信号并逐一比对解码，只有当接收到的起始码、PWM信号编码以及停止码均正确时，CPLD输出的PWM驱动信号才更新为当前接收到的逻辑电平；否则，输出的PWM驱动信号电平保持不变。该方法可以避免PWM驱动信号直接长线本文档来自技高网...

【技术保护点】
1.一种级联变流器驱动信号抗干扰方法，其特征在于，所述级联变流器驱动信号抗干扰方法包括：/nFPGA将内部载波调制生成的PWM驱动信号进行编码，并对所述编码添加起始码和停止码，按照一定波特率连续不断地发送；/nCPLD接收编码信号并逐一比对解码；/n接收到的起始码、PWM信号编码以及停止码均正确时，CPLD输出的PWM驱动信号更新为当前接收到的逻辑电平；否则，输出的PWM驱动信号电平状态保持不变。/n

【技术特征摘要】
1.一种级联变流器驱动信号抗干扰方法，其特征在于，所述级联变流器驱动信号抗干扰方法包括：
FPGA将内部载波调制生成的PWM驱动信号进行编码，并对所述编码添加起始码和停止码，按照一定波特率连续不断地发送；
CPLD接收编码信号并逐一比对解码；
接收到的起始码、PWM信号编码以及停止码均正确时，CPLD输出的PWM驱动信号更新为当前接收到的逻辑电平；否则，输出的PWM驱动信号电平状态保持不变。


2.如权利要求1所述的级联变流器驱动信号抗干扰方法，其特征在于，所述FPGA将内部载波调制生成的PWM驱动信号进行编码的方法包括：
S1、主控制器中的FPGA按照设定的波特率逐位发送PWM编码信号的起始编码v1v2v3“011”；
S2、起始码发送完毕后，立即读入FPGA内部载波调制生成的PWM信号电平值，若电平值为“1”，则信号编码v4v5v6取“101”，若电平值为“0”，则信号编码v4v5v6取“010”，同时在编码末尾添加停止码v7，恒取“1”；
S3、按照步骤S1的波特率继续逐位发送步骤S2生成的编码v4v5v6v7。


3.如权利要求1所述的级联变流器驱动信号抗干扰方法，其特征在于，所述CPLD接收编码信号并逐一比对解码的方法包括：
步骤1、IGBT驱动器中CPLD按照步骤S1的波特率实时采样输入的PWM编码信号，CPLD逐位接收比对起始编码v1v2v3，若逐位比对完全相同，继续接收后续编码，否则立即结束本轮采样，同时CPLD当前输出的驱动信号电平保持不变；
步骤2、如果起始码逐位比对完全相同，则继续接收后续四位编码v4v5v6v7；
步骤3、后续四位编码接收完毕后，将最末尾编码v7与“...

【专利技术属性】
技术研发人员：陈兮，张思远，张先鹤，韩涛，蔡林，王晋伟，
申请(专利权)人：湖北师范大学，
类型：发明
国别省市：湖北;42