【技术实现步骤摘要】
多时钟域的数字测试电路、数字集成电路测试系统
本申请涉及数字集成电路测试
，特别是涉及一种多时钟域的数字测试电路和数字集成电路测试系统。
技术介绍
在集成电路(IntegratedCircuit，简称为IC)的设计和生产过程中，通常需要对芯片进行测试，以检测芯片是否存在短路、开路、延时故障等问题。数字测试系统(DigitalTestingSystem，简称为DTS)是一种用于信息数据传输、存储、分析处理的系统，可用于芯片的数字测试。通常，数字测试系统包括一个系统内部时钟和多个测试资源板，每个测试资源板上设置有数字测试通道，系统内部时钟作为整个数字测试系统的参考时钟，使得每个数字测试通道的输出信号都处在同一个时钟域，所输出的时钟信号的波形也是相互同步的。在一些芯片测试场景中，同一颗芯片需要输出不同频率、相互同步的数字波形，即这些数字波形之间的频率成整数倍关系，例如一个数字波形的频率是200MHz，一个数字波形的频率是400MHz，还有一个数字波形的频率是800MHz。在一些芯片测试场景中，同一颗芯片需要输...
【技术保护点】
1.一种多时钟域的数字测试电路，应用于数字集成电路的测试，其特征在于，所述多时钟域的数字测试电路包括：第一高精度时钟发生器、背板时钟总线接口、第一时钟选择单元以及时钟输出通道；所述第一高精度时钟发生器的输出端和所述背板时钟总线接口的输出端分别和所述第一时钟选择单元的两个输入端电连接，所述第一时钟选择单元的输出端和所述时钟输出通道的输入端电连接；其中，/n所述第一高精度时钟发生器，用于生成第一时钟域的第一时钟信号；/n所述背板时钟总线接口，用于从背板时钟总线获取第二时钟域的第二时钟信号，其中，所述第一时钟域和所述第二时钟域为非同步的时钟域；/n所述第一时钟选择单元，用于选择所...
【技术特征摘要】
1.一种多时钟域的数字测试电路，应用于数字集成电路的测试，其特征在于，所述多时钟域的数字测试电路包括：第一高精度时钟发生器、背板时钟总线接口、第一时钟选择单元以及时钟输出通道；所述第一高精度时钟发生器的输出端和所述背板时钟总线接口的输出端分别和所述第一时钟选择单元的两个输入端电连接，所述第一时钟选择单元的输出端和所述时钟输出通道的输入端电连接；其中，
所述第一高精度时钟发生器，用于生成第一时钟域的第一时钟信号；
所述背板时钟总线接口，用于从背板时钟总线获取第二时钟域的第二时钟信号，其中，所述第一时钟域和所述第二时钟域为非同步的时钟域；
所述第一时钟选择单元，用于选择所述第一时钟信号和所述第二时钟信号中的其中一个时钟信号，并将所选择的时钟信号输出到所述时钟输出通道。
2.根据权利要求1所述的多时钟域的数字测试电路，其特征在于，所述第一高精度时钟发生器包括第一晶振和第一倍频单元，所述第一晶振的输出端和所述第一倍频单元的输入端电连接；所述第一晶振用于产生所述第一时钟域的第一原始时钟信号；所述第一倍频单元用于将所述第一原始时钟信号进行倍频处理，生成所述第一时钟信号。
3.根据权利要求1所述的多时钟域的数字测试电路，其特征在于，所述多时钟域的数字测试电路还包括：第二高精度时钟发生器，所述第二高精度时钟发生器的输入端用于输入所述第二时钟域的第二原始时钟信号，所述第二高精度时钟发生器的输出端和所述背板时钟总线的输入端电连接；所述第二高精度时钟发生器用于将所述第二原始时钟信号倍频至多个高频时钟信号，得到所述第二时钟域的第二时钟信号，其中，所述第二时钟信号之间的频率互成整数倍关系。
4.根据权利要求3所述的多时钟域的数字测试电路，其特征在于，所述第二高精度时钟发生器包括：第二倍频单元和第三倍频单元，所述第二倍频单元的输出端和所述第三倍频单元的输入端电连接，所述第二倍频单元的输出精度大于所述第三倍频单元的输出精度；所述第二倍频单元用于对所述第二原始时钟信号进行倍频处理；所述第三倍频单元用于将从所述第二倍频单元输出的时钟信号进行倍频处理，生成所述多个高频时钟信号。
5.根据权利要求4所述的多时钟域的数字测试电路，其特征在于，
所述第二倍频单元包括：小数分频锁相环和第一寄存器，所述小数分频锁相环和所述第一寄存器电连接，所述第一寄存器中存储有第一预设分频参数，所述小数分频锁相环用于根据...
【专利技术属性】
技术研发人员：赵阳，钟锋浩，
申请(专利权)人：杭州长川科技股份有限公司，
类型：发明
国别省市：浙江;33
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