一种可控硅型静电放电器件及集成电路制造技术

公开了一种可控硅型静电放电器件及集成电路，该可控硅型静电放电器件以传统LDMOS‑SCR器件为基础，将漏端的N阱区拆分为与该N阱区中的第二P掺杂区和第二N掺杂区相匹配的第一N阱区和第二N阱区，提高了N阱区的寄生电阻，使其在ESD放电电流下的压降提升更快，使寄生PNP管的开启速度更快，提高可控硅型静电放电器件的开启速度，提高了静电放电保护水平。该集成电路包括该可控硅型静电放电器件。本实用新型专利技术的可控硅型静电放电器件的结构改进简易，在无工艺成本增加的情况下提升了的可控硅型静电放电器件的开启速度，提升了静电放电防护水平。

【技术实现步骤摘要】
一种可控硅型静电放电器件及集成电路
本技术涉及集成电路的静电放电保护
，特别涉及一种可控硅型静电放电器件及集成电路。
技术介绍
静电放电(Electro-StaticDischarge，ESD)是日常生活中的常见现象，虽不易被人体感知，却会对集成电路产品造成严重威胁。静电放电现象的模式通常分为几种：人体放电模式(HBM)，机器放电模式(MM)，组件充电放电模式(CDM)。相比于HBM及MM放电，CDM是自身带静电荷的芯片某管脚接触到地，从而引起芯片内部的静电荷转移到地的ESD模式。由于电荷存储在芯片的相对较小的寄生电容中，且CDM模式下的放电回路总电阻很小，因此波形的上升速度非常快，约为0.2～0.4ns，脉冲持续时间约为5ns，峰值电流可以达到同等ESD应力下HBM放电峰值的15～20倍。这就要求ESD防护器件开启速度足够快，且具有高鲁棒性的特点。据美国国家半导体公司(National-Semiconductor)数据统计表明，现今集成电路由ESD/EOS(Electrical-Over-Stress，过电应力)引起失效本文档来自技高网...

【技术保护点】
1.一种可控硅型静电放电器件，其特征在于，包括：/n衬底；/nP阱区，位于所述衬底中；/n漂移区，位于所述衬底中，且与所述P阱区无交叠；/n第一P掺杂区和第一N掺杂区，位于所述P阱区中，所述第一P掺杂区较所述第一N掺杂区远离所述漂移区；/n第一N阱区和第二N阱区，位于所述漂移区中，且彼此间距大于零；/n第二P掺杂区和第二N掺杂区，分别位于所述第一N阱区和所述第二N阱区中，所述第二P掺杂区较所述第二N掺杂区靠近所述P阱区；/n栅氧化层，设置在所述P阱区和所述N阱区之间，一端与所述第一N掺杂区接触，另一端与所述第二P掺杂区接触；/n多晶硅层，设置在所述栅氧化层上。/n

【技术特征摘要】
1.一种可控硅型静电放电器件，其特征在于，包括：
衬底；
P阱区，位于所述衬底中；
漂移区，位于所述衬底中，且与所述P阱区无交叠；
第一P掺杂区和第一N掺杂区，位于所述P阱区中，所述第一P掺杂区较所述第一N掺杂区远离所述漂移区；
第一N阱区和第二N阱区，位于所述漂移区中，且彼此间距大于零；
第二P掺杂区和第二N掺杂区，分别位于所述第一N阱区和所述第二N阱区中，所述第二P掺杂区较所述第二N掺杂区靠近所述P阱区；
栅氧化层，设置在所述P阱区和所述N阱区之间，一端与所述第一N掺杂区接触，另一端与所述第二P掺杂区接触；
多晶硅层，设置在所述栅氧化层上。


2.根据权利要求1所述的可控硅型静电放电器件，其特征在于，
所述第一N阱区与所述第二N阱区的间距可调节。


3.根据权利要求1所述的可控硅型静电放电器件，其特征在于，
所述第一P掺杂...

【专利技术属性】
技术研发人员：胡涛，
申请(专利权)人：杰华特微电子杭州有限公司，
类型：新型
国别省市：浙江;33