【技术实现步骤摘要】
用于带内链路管理的重定时器机制
技术介绍
互连可以用于在使用某种类型的互连机制的系统内提供不同设备之间的通信。用于计算机系统中的设备之间的通信互连的一种典型的通信协议是外围组件互连快速(PCIExpressTM(PCIeTM))通信协议。该通信协议是加载/存储输入/输出(I/O)互连系统的一个示例。设备之间的通信典型地根据该协议以非常高的速度串行执行。设备可以跨各种数量的数据链路连接，每个数据链路包括多个数据通道。上游设备和下游设备在初始化时进行链路训练，以优化跨各种链路和通道的数据传输。附图说明图1示出了包括多核心处理器的计算系统的框图的实施例。图2A是根据本公开的实施例的包括两个重定时器的相互链接的系统的示意图。图2B是示出根据本公开的实施例的带内上游端口和重定时器配置的连接的系统的示意图。图3是示出根据本公开的实施例的可以包括链路管理信息的位字段的示例配置寄存器。图4A是根据本公开的实施例的包括可以提供链路管理信息的重定时器的系统的示意图。图4B是根据本公开的实施例的用于利用链...
【技术保护点】
1.一种装置，包括：/n至少部分地以硬件实现的接收机电路；/n配置寄存器，其包括链路管理位集合，以及针对指示链路管理信息的链路管理位的一个或多个位字段；/n至少部分地以硬件实现的位流逻辑，其用于利用来自所述配置寄存器的一个或多个链路管理位来对有序集(OS)进行编码；以及/n至少部分地以硬件实现的发射机电路，其用于跨链路发送具有所述一个或多个链路管理位的OS。/n
【技术特征摘要】
20190430 US 16/399,8981.一种装置，包括：
至少部分地以硬件实现的接收机电路；
配置寄存器，其包括链路管理位集合，以及针对指示链路管理信息的链路管理位的一个或多个位字段；
至少部分地以硬件实现的位流逻辑，其用于利用来自所述配置寄存器的一个或多个链路管理位来对有序集(OS)进行编码；以及
至少部分地以硬件实现的发射机电路，其用于跨链路发送具有所述一个或多个链路管理位的OS。
2.根据权利要求1所述的装置，其中，所述链路是将所述装置耦合到上游连接的设备的下游端口的带内链路。
3.根据权利要求1所述的装置，其中，所述链路符合基于外围组件互连快速(PCIe)的协议。
4.根据权利要求1所述的装置，其中，所述装置包括重定时器，所述重定时器耦合到上游连接的设备的下游端口。
5.根据权利要求1所述的装置，还包括复用器(MUX)电路，所述MUX电路用于选择性地从第一数据路径或第二数据路径输出位，所述第一数据路径包括所述位流逻辑，并且所述第二数据路径不存在所述位流逻辑，所述第二数据路径包括低时延路径。
6.根据权利要求5所述的装置，其中，所述装置包括重定时器，当所述MUX被设置为所述第二路径时，所述重定时器用于将位流错误记录在错误日志寄存器中。
7.根据权利要求6所述的装置，其中，当到上游连接的设备的下游端口的边带链路不可用时，所述重定时器用于将所述MUX从所述第二路径设置为所述第一路径，以从所述错误日志寄存器取回所述位流错误。
8.根据权利要求6所述的装置，其中，所述重定时器用于在接收到裕度命令时清除所述错误日志寄存器。
9.根据权利要求1所述的装置，还包括：
使用用于发送OS的调度间隔操作的链路；
OS修改电路，其用于利用链路管理信息创建经修改的OS数据块；以及
复用器(MUX)电路，其包括单个输出以及用于低时延路径的第一输入和用于OS数据块的第二输入，
所述装置用于以所述调度间隔将所述MUX从所述第一输入设置为所述第二输入，以将所述经修改的OS数据块注入所述位流中，并且在所述调度间隔之后将所述MUX从所述第二输入设置为所述第一输入。
10.根据权利要求1所述的装置，其中，所述OS包括控制跳过有序集(控制SKPOS)。
11.一种方法，包括：
在重定时器处检测位流中的错误；
基于在所述位流中检测到的所述错误，利用链路管理信息对控制跳过有序集(控制SKPOS)进行编码；以及
跨带内链路将所述控制SKPOS发送到上游连接的设备的下游端口。
12.根据权利要求11所述的方法，还包括：
标识在所述位流中的所述错误的源；
从配置寄存器中标识指示所请求的链路动作的一个或多个链路管理位；以及
利用所述一个或...
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