命令/地址通道错误检测制造技术

存储器组件和控制器彼此传输命令和数据。用以激活并且然后访问数据的命令、以及数据本身在不同时间处均在控制器与存储器组件之间被传输。控制器和存储器组件各自计算关于激活命令信息(例如，存储体地址和行地址)的相应的错误检测代码(EDC)值，并存储通过存储体地址进行索引的错误检测代码值。当存储器组件被访问时，所取回的EDC值与根据访问命令信息、以及数据本身计算出的EDC值进行组合。存储器组件将其经组合的EDC值传送给控制器来进行检查。

【技术实现步骤摘要】
【国外来华专利技术】命令/地址通道错误检测附图说明图1是存储器系统的框图。图2是存储器系统的框图。图3A是图示了读取操作的流程图。图3B是图示了写入操作的流程图。图4是图示了针对读取操作而执行的控制器动作的图。图5是图示了针对读取操作而执行的存储器组件动作的图。图6是图示了针对写入操作而执行的控制器动作的图。图7是图示了针对写入操作而执行的存储器组件动作的图。图8是图示了针对去往存储器组件的写入操作执行的控制器动作的图，该存储器组件检查错误检测代码。图9是图示了针对写入操作、以及对错误检测代码的检查而执行的存储器组件动作的图。图10是图示了存储器系统的图，该存储器系统检查被应用到命令/地址通信的错误检测代码。图11是图示了存储器组件访问的流程图。图12是图示了访问存储器组件的方法的流程图。图13是图示了确定错误是否发生的方法的流程图。图14是图示了提供错误检测信息的方法的流程图。图15是图示了向控制器传送错误检测信息的方法的流程图。图16是图示了从存储器组件接收错误检测信息的方法的流程图。图17是处理系统的框图。具体实施方式存储器组件(例如，动态随机存取存储器-DRAM集成电路系统)接收命令和地址信息以用于激活行和访问列操作(例如，以读取和/或写入数据)。用以激活然后访问数据的命令、以及数据本身在不同时间处均在控制器与存储器组件之间传输。控制器计算关于激活命令信息(例如，存储体(bank)地址和行地址)的错误检测代码(EDC)值，并存储由存储体地址进行索引的错误检测代码值。同样，在接收到激活命令时，存储器组件根据所接收的激活命令信息来计算EDC值，并存储由存储体地址进行索引的EDC值。当访问命令由存储器组件接收时，所接收的存储体地址被用来取回所存储的EDC值。所取回的EDC值然后与根据访问命令信息计算的EDC值、以及数据本身计算的EDC值进行组合。类似的操作由控制器执行以生成预期的EDC值，该预期的EDC值将与由存储器组件计算的EDC值进行比较。在一个实施例中，经组合的EDC值可以传送给控制器以用于检查。在另一实施例中，经组合的EDC值可以对照从控制器接收的EDC值来检查。在一个实施例中，针对激活和访问命令信息所计算的单独的EDC值可以被单独地传送给控制器以用于检查(即，无需首先与其他EDC值组合为“经组合的”EDC值)。通过使用可逆函数(invertiblefunction)来“调制”(modulate)针对数据的EDC值，这些单独的EDC值可以传送给控制器，可逆函数采取数据EDC值和命令EDC值作为输入。控制器使用控制器针对对应命令(作为可逆函数反函数的输入)计算出的期望EDC值对数据EDC值和命令EDC值进行“解调制”(demodulate)。在一个实施例中，可逆函数可以是数据EDC值和命令EDC值的一个或多个比特之间的异或(XOR)操作。图1是存储器系统的框图。在图1中，存储器系统100包括控制器110和存储器组件120。控制器110包括错误检测代码计算电路系统112、错误检测代码组合电路系统113、错误检测代码比较电路系统114、错误指示符119、命令/地址(CA)接口131a、数据(DQ)接口132a和错误检测代码(EDC)接口133a。控制器110还生成和/或处理激活命令和信息115a、访问命令和信息115b以及数据115c。存储器组件120包括错误检测代码计算电路系统122、错误检测代码组合电路系统123、存储器核心(例如，存储单元阵列)126、CA接口131b、DQ接口132b和EDC接口133b。存储器组件120还接收、响应和/或处理所接收的激活命令和信息125a、所接收的访问命令和信息125b以及数据125c。控制器110和存储器组件120可以是集成电路类型的设备(例如，通常被称为“芯片”)。诸如控制器120的存储器控制器管理去往和来自存储器设备和/或存储器模块的数据的流。存储器组件120(也被称为存储器120)可以是独立设备，或者可以是存储器模块的组件。存储器控制器可以是单独的独立芯片，也可以集成到另一芯片中。例如，存储器控制器可以被包括在具有微处理器的单个裸片上，或者被包括作为较复杂的集成电路系统(例如，片上系统(SOC))的一部分。控制器110经由CA接口131a可操作地耦合到存储器组件120，CA接口131a耦合到CA信号线131。CA信号线131(以及对应的控制器110上的CA接口131a和存储器组件120上的CA接口131b)包括X数目的信号线。在一个实施例中，X＝11。在一个实施例中，CA信号线131可以包括一个或多个(例如，1个)数据总线反相(DBI)信号线。控制器110可操作地耦合到存储器组件120，以经由CA信号线131向存储器120发送命令和相关联的信息(例如，地址)。存储器组件120经由CA接口131b来接收这些命令(以及相关联的信息——例如，地址)，CA接口131b也耦合到CA信号线131。控制器110经由DQ接口132a可操作地耦合到存储器120，DQ接口132a耦合到DQ信号线132。DQ信号线132(以及对应的控制器110上的DQ接口132a和存储器组件120上的DQ接口132b)可以包括Y数目的信号线。在一个实施例中，Y＝18。在一个实施例中，DQ信号线132可以包括一个或多个(例如，2个)DBI信号线。控制器110和存储器组件120经由DQ信号线132可操作地耦合，以双向传输数据(例如，数据115c和/或数据125c)。存储器组件120可以存储(例如，在存储器核心126中)和取回(例如，从存储器核心126)经由DQ接口132b和DQ信号线132传输的数据。存储器120经由EDC接口133b可操作地耦合到控制器110，EDC接口133b耦合到EDC信号线133。EDC信号线133(以及对应的控制器110上的EDC接口133a和存储器组件120上的EDC接口133b)可以包括Z数目的信号线。在一个实施例中，Z＝2。在一个实施例中，EDC信号线133可以包括一个或多个(例如，1个)DBI信号线。存储器120可操作地耦合到控制器110，以经由EDC接口133b和EDC信号线133向控制器110发送错误检测代码信息(例如，EDC代码比特)。控制器110经由EDC接口133a和EDC信号线133来接收这些EDC比特。在一个实施例中，控制器110经由CA信号线131向存储器组件120发送激活命令115a。激活命令115a包括相关联的存储体地址(BA)值和行地址(R或ROW)值。存储器组件120接收所发送的命令和相关联的地址信息。然而，在激活命令115a的传送和/或接收期间，错误可能发生，使得所接收的命令和/或相关联的地址信息的一个或多个比特与所发送的激活命令115a不同。这在图1中由激活命令125a图示——激活命令125a可以具有与激活命令115a相同(即正确)或错误(即，损坏)的命令和/或相关联的地址信息。所接收的激本文档来自技高网...

【技术保护点】
1.一种存储器组件，包括：/n第一接口，用以从控制器接收激活命令、访问命令和相关联的地址信息，所述激活命令与第一存储体地址值和行地址值相关联，所述访问命令与第二存储体地址值和列地址值相关联，/n第二接口，用以与所述控制器传输与所述访问命令相关联的数据；/n错误检测代码(EDC)计算电路系统，用以基于所述第一存储体地址值和所述行地址值来计算第一EDC值，并且用以基于所述第二存储体地址值和所述列地址值来计算第二EDC值，并且用以基于经由所述第二接口而被传输的数据来计算第三EDC值；/n用以将所述第二存储体地址值与所存储的激活命令信息相关联的电路系统，所存储的所述激活命令信息将基于所述行地址；/n代码组合电路系统，用以基于所述第一EDC值、所述第二EDC值和所述第三EDC值来计算第四EDC值；/n第三接口，用以传送错误检测信息，所述错误检测信息将包括所述第四EDC值。/n

【技术特征摘要】
【国外来华专利技术】20180326 US 62/648,340;20180729 US 62/711,5411.一种存储器组件，包括：
第一接口，用以从控制器接收激活命令、访问命令和相关联的地址信息，所述激活命令与第一存储体地址值和行地址值相关联，所述访问命令与第二存储体地址值和列地址值相关联，
第二接口，用以与所述控制器传输与所述访问命令相关联的数据；
错误检测代码(EDC)计算电路系统，用以基于所述第一存储体地址值和所述行地址值来计算第一EDC值，并且用以基于所述第二存储体地址值和所述列地址值来计算第二EDC值，并且用以基于经由所述第二接口而被传输的数据来计算第三EDC值；
用以将所述第二存储体地址值与所存储的激活命令信息相关联的电路系统，所存储的所述激活命令信息将基于所述行地址；
代码组合电路系统，用以基于所述第一EDC值、所述第二EDC值和所述第三EDC值来计算第四EDC值；
第三接口，用以传送错误检测信息，所述错误检测信息将包括所述第四EDC值。


2.根据权利要求1所述的存储器组件，其中所存储的所述激活命令信息包括所述第一EDC值。


3.根据权利要求1所述的存储器组件，其中所存储的所述激活命令信息包括所述行地址值。


4.根据权利要求1所述的存储器组件，其中至少部分地基于所述存储器组件处于第一模式，所述错误检测信息将包括所述第四EDC值，并且至少部分地基于所述存储器组件处于第二模式，所述错误检测信息将包括所述第三EDC值。


5.根据权利要求1所述的存储器组件，其中所述访问命令对应于读取操作，并且经由所述第二接口而被传输的所述数据将从所述存储器组件的存储体中被取回，并且将被传送给所述控制器。


6.根据权利要求1所述的存储器组件，其中所述访问命令对应于写入操作，并且经由所述第二接口而被传输的所述数据将从所述控制器被接收，并且被存储在所述存储器组件的存储体中。


7.根据权利要求1所述的存储器组件，其中所述EDC计算电路系统基于EDC编码方案来生成EDC值，所述EDC编码方案是线性函数。


8.一种存储器组件，包括：
第一接口，用以从控制器接收激活命令、写入命令以及相关联的地址信息，所述激活命令与第一存储体地址值和行地址值相关联，所述写入命令与第二存储体地址值和列地址值相关联，
第二接口，用以从所述控制器接收与所述写入命令相关联的数据；
错误检测代码(EDC)计算电路系统，用以基于所述第一存储体地址值和所述行地址值来计算第一EDC值，并且基于所述第二存储体地址值和所述列地址值来计算第二EDC值，并且基于与所述写入命令相关联的所述数据来计算第三EDC值；
用以将所述第二存储体地址值与所存储的激活命令信息相关联的电路系统，所存储的所述激活命令信息将基于所述行地址值；
代码组合电路系统，用以基于所述第一EDC值、所述第二EDC值和所述第三EDC值来计算第四EDC值；<...

【专利技术属性】
技术研发人员：J·E·林斯塔特，F·A·韦尔，
申请(专利权)人：拉姆伯斯公司，
类型：发明
国别省市：美国;US