在时钟重新启动之前复位时钟分频器电路制造技术

本申请案涉及在时钟重新启动之前复位时钟分频器电路。一种分频器及缓冲器电路使用接收命令来在重新启动之前起始缓冲器电路的复位以避免亚稳定状态。举例来说，所述分频器及缓冲器电路包含第一缓冲器电路、第二缓冲器电路及复位电路。所述复位电路接收命令且响应于所述命令而在复位信号上提供脉冲。响应于复位脉冲，所述第一缓冲器电路基于所接收互补时钟信号的相应逻辑值而提供具有第一逻辑值的第一分频时钟信号且所述第二缓冲器电路基于所述互补时钟信号的所述相应逻辑值而提供具有第二逻辑值的第二分频时钟信号。在一些实例中，所述命令为CAS SYNC命令。

【技术实现步骤摘要】
在时钟重新启动之前复位时钟分频器电路
本申请案一般来说涉及半导体存储器。
技术介绍
高数据可靠性、高速的存储器存取、低电力及减小的芯片大小为半导体存储器所需求的特征。在存储器内，当所产生时钟信号未正被使用(例如，在存储器存取之间)时，一些时钟产生器及时钟分频器可变为非活动的以便节省电力。时钟产生器及时钟分频器可经控制以仅在接收到读取及写入操作之前启用，且应能够在预定时间周期内提供稳定时钟信号。对于高速通信，用以稳定时钟信号的窗可为窄的，且在此窗内之前未能稳定时钟信号可降低存储器接收数据的可靠性。
技术实现思路
在一个方面中，本申请案提供一种设备，其包括：时钟输入缓冲器，其经配置以接收命令，且响应于接收到所述命令，在第一时间将第一时钟信号设定到第一逻辑值且将第二时钟信号设定到第二逻辑值；及分频器及缓冲器电路，其经配置以接收所述第一时钟信号及所述第二时钟信号以及所述命令，其中，响应于所述命令，所述分频器及缓冲器电路经配置以在所述第一时间之后的第二时间基于所述第一时钟信号及所述第二时钟信号分别具有所述第一逻辑值及所述第二逻辑值而提供具有所述第一逻辑值的分频时钟信号。在另一方面中，本申请案提供一种分频器及缓冲器电路，其包括：第一缓冲器电路，其经配置以接收互补时钟信号及复位信号，其中，响应于所述复位信号上的脉冲，所述第一缓冲器电路经配置以基于所述互补时钟信号的相应逻辑值而提供具有第一逻辑值的第一分频时钟信号；第二缓冲器电路，其经配置以接收所述互补时钟信号及所述复位信号，其中，响应于所述复位信号上的所述脉冲，所述第二缓冲器电路经配置以基于所述互补时钟信号的相应逻辑值而提供具有第二逻辑值的第二分频时钟信号；及复位电路，其经配置以接收命令，其中，响应于所述命令，所述复位电路经配置以在所述复位信号上提供所述脉冲。在另一方面中，本申请案提供一种方法，其包括：在时钟输入缓冲器以及分频器及缓冲器电路处接收命令；及响应于接收到所述命令：在第一时间经由所述时钟输入缓冲器将第一时钟信号设定到第一逻辑值且将第二时钟信号设定到第二逻辑值；及在所述第一时间之后的第二时间经由所述分频器及缓冲器电路基于所述第一时钟信号及所述第二时钟信号分别具有所述第一逻辑值及所述第二逻辑值而提供具有所述第一逻辑值的分频时钟信号。附图说明图1是根据本专利技术的实施例的半导体装置的示意性框图。图2是根据本专利技术的实施例的分频器及缓冲器电路的一部分的框图。图3是根据本专利技术的实施例的分频器电路的一部分的框图。图4A到4D是根据本专利技术的实施例的缓冲器电路的示意图。图5是根据本专利技术的实施例的命令解码器及复位电路的框图。图6是根据本专利技术的实施例的描绘分频器电路的复位操作的示范性时序图的图解说明。具体实施方式下文中陈述特定细节以提供对本专利技术的实施例的充分理解。然而，所属领域的技术人员将清楚，可在无这些特定细节的情况下实践本专利技术的实施例。此外，本文中所描述的本专利技术的特定实施例以实例方式提供且不应用以将本专利技术的范围限制于这些特定实施例。在其它实例中，并未详细展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地使本专利技术模糊。本专利技术中所描述的材料中的一些材料包含用于在于存储器装置中开始写入操作之前复位时钟输入电路及分频器电路的装置及技术。举例来说，许多存储器装置(例如双数据速率(DDR)DRAM装置，包含DDR4、DDR5、低电力DDR5(LPDDR5)、图形DDR(GDDR)DRAM装置)包含用以执行读取及写入操作的电路。可采用许多不同时钟信号来允许存储器装置提供从存储器的高性能读取及到存储器中的高性能写入。在写入操作之间，时钟输入电路及分频器电路可停止向下游电路(例如，输入/输出电路)提供时钟信号以减少电力消耗。然而，当重新启动时，时钟输入电路及分频器电路具有预定时间窗来复位到已知状态，且在数据被接收之前开始提供稳定时钟信号。未能在预定时间窗内完成这些任务可导致亚稳定时钟由下游电路使用以接收及处理写入数据。一种复杂情况是分频时钟电路的复位信号的释放应在时钟输入电路输出时钟稳定于其相应复位状态中之后发生。如果分频器复位被释放地太早，那么分频器时钟电路可开始提供具有未知时序特性(例如，亚稳定)的分频时钟信号。因此，时钟输入及分频器电路可将列存取选通(CAS)同步SYNC命令的接收用于时间提供及复位信号上的脉冲长度，所述复位信号用于复位时钟输入及分频器电路的相应内部电路。在接收到写入命令或读取命令之前提供CASSYNC命令。将CASSYNC命令用于时间提供及分频器时钟电路内的复位信号上的脉冲长度可减轻提供亚稳定分频时钟信号。图1是根据本专利技术的实施例的半导体装置100的示意性框图。半导体装置100可包含WCK输入电路105、分频器及缓冲器电路107、地址/命令输入电路115、地址解码器120、命令解码器125、多个行(例如，第一存取线)解码器130、存储器单元阵列145(其包含读出放大器150及传送门195)、多个列(例如，第二存取线)解码器140、串行器/解串器(SERDES)电路165、输入/输出(I/O)电路160以及电压产生器电路190。半导体装置100可包含多个外部端子，包含耦合到命令/地址总线110的地址及命令端子、时钟端子CK及/CK、数据端子DQ及DM以及电力供应端子VDD1、VDD2、VSS、VDDQ及VSSQ。半导体装置可安装于衬底(举例来说，存储器模块衬底、主机板等等)上。存储器单元阵列145包含多个组0到N，其中每一组0到N包含多个字线WL、多个位线BL及布置于多个字线WL与多个位线BL的相交点处的多个存储器单元MC。对每一组的字线WL的选择由对应行解码器130执行且对位线BL的选择由对应列解码器140执行。多个读出放大器150针对其对应位线BL而提供且耦合到至少一个相应局部I/O线并经由用作开关的传送门TG195而进一步耦合到至少两个主要I/O线对中的相应一者。在一些实例中，读出放大器150可包含经配置以补偿读出放大器的组件之间的阈值电压差的阈值电压补偿电路。阈值电压差可由于各种组件当中的过程、电压及温度(PVT)变化而存在。地址/命令输入电路115可经由命令/地址总线110而在命令/地址端子处从外部(例如，经由存储器控制器)接收地址信号及组地址信号且可将地址信号及组地址信号发射到地址解码器120。地址解码器120可对从地址/命令输入电路115接收的地址信号进行解码且将行地址信号XADD提供到行解码器130，并将列地址信号YADD提供到列解码器140。地址解码器120还可接收组地址信号且将组地址信号BADD提供到行解码器130及列解码器140。地址/命令输入电路115还可经由命令/地址总线110而在命令/地址端子处从外部(例如，从存储器控制器)接收命令信号及芯片选择信号且可将命令信号及芯片选择信号提供到命令解码器125。命令信号可包含各种存储器命令，例如存取(例如，读取/写入)命令。芯片选择信号选择半导体装置100来对提供到命令及地址端子本文档来自技高网...

【技术保护点】
1.一种设备，其包括：/n时钟输入缓冲器，其经配置以接收命令，且响应于接收到所述命令，在第一时间将第一时钟信号设定到第一逻辑值且将第二时钟信号设定到第二逻辑值；及/n分频器及缓冲器电路，其经配置以接收所述第一时钟信号及所述第二时钟信号以及所述命令，其中，响应于所述命令，所述分频器及缓冲器电路经配置以在所述第一时间之后的第二时间基于所述第一时钟信号及所述第二时钟信号分别具有所述第一逻辑值及所述第二逻辑值而提供具有所述第一逻辑值的分频时钟信号。/n

【技术特征摘要】
20190402 US 16/373,2291.一种设备，其包括：
时钟输入缓冲器，其经配置以接收命令，且响应于接收到所述命令，在第一时间将第一时钟信号设定到第一逻辑值且将第二时钟信号设定到第二逻辑值；及
分频器及缓冲器电路，其经配置以接收所述第一时钟信号及所述第二时钟信号以及所述命令，其中，响应于所述命令，所述分频器及缓冲器电路经配置以在所述第一时间之后的第二时间基于所述第一时钟信号及所述第二时钟信号分别具有所述第一逻辑值及所述第二逻辑值而提供具有所述第一逻辑值的分频时钟信号。


2.根据权利要求1所述的设备，其中所述命令为列存取选通同步CASSYNC命令。


3.根据权利要求1所述的设备，其中所述时钟输入缓冲器进一步经配置以在第三时间接收第三时钟信号及第四时钟信号且经配置以提供具有基于所述第三时钟信号及所述第四时钟信号的值的所述第一时钟信号及所述第二时钟信号。


4.根据权利要求3所述的设备，其中所述第三时钟信号及所述第四时钟信号为与在数据端子处的写入数据的接收相关联的写入时钟信号。


5.根据权利要求1所述的设备，其中所述分频器及缓冲器电路包括经配置以响应于所述命令而在复位信号上提供复位脉冲的复位电路，其中所述分频器及缓冲器电路经配置以进一步响应于所述复位信号上的所述复位脉冲而提供具有所述第一逻辑值的所述分频时钟信号。


6.根据权利要求5所述的设备，其中所述复位电路经配置以接收复位脉冲结束时间且在从所述命令的接收起测量的基于所述复位脉冲结束时间的时间终止所述复位脉冲。


7.根据权利要求5所述的设备，其中所述分频器及缓冲器电路包括经配置以接收所述第一时钟信号及所述第二时钟信号以及所述复位信号的缓冲器电路，其中所述缓冲器电路经配置以响应于所述第一时钟信号及所述第二时钟信号以及所述复位信号而将所述分频时钟信号设定到所述第一逻辑值。


8.根据权利要求7所述的设备，其中所述缓冲器电路包括：
第一反相器，其经配置以响应于所述第一时钟信号具有第一逻辑值且所述第二时钟信号具有第二逻辑值而被启用；及
第二反相器，其经配置以响应于所述第一时钟信号具有所述第二逻辑值且所述第二时钟信号具有所述第一逻辑值而被启用。


9.根据权利要求8所述的设备，其中，进一步响应于所述命令，所述分频器及缓冲器电路经配置以在所述第一时间之后的所述第二时间基于所述第一时钟信号及所述第二时钟信号分别具有所述第一逻辑值及所述第二逻辑值而提供具有所述第二逻辑值的第二分频时钟信号。


10.根据权利要求8所述的设备，其中所述...

【专利技术属性】
技术研发人员：伊藤浩士，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US