基于通用结构硅连接层构成的多裸片FPGA制造技术

本申请公开了一种基于通用结构硅连接层构成的多裸片FPGA，涉及FPGA技术领域，该多裸片FPGA内部使用了一个通用结构的硅连接层实现，硅连接层表面布设连接点、内部布设硅连接层配置电路和硅连接层互连网络，通过硅连接层配置电路对硅连接层互连网络的配置可以实现任一硅连接层输入连接点和任一硅连接层输出连接点之间的互连通路，从而使得多个FPGA裸片级联实现大规模大面积的FPGA芯片，利用该通用结构的硅连接层不仅可以集成内容不同的裸片形成不同的FPGA，还可以级联不同个数的裸片形成不同FPGA产品，灵活性高，减少加工难度，提高芯片生产良率，加快设计速度。

【技术实现步骤摘要】
基于通用结构硅连接层构成的多裸片FPGA
本专利技术涉及FPGA
，尤其是一种基于通用结构硅连接层构成的多裸片FPGA。
技术介绍
FPGA(FieldProgrammableGateArray，现场可编程逻辑门阵列)是一种硬件可编程的逻辑器件，除了应用于移动通信、数据中心等领域，还广泛应用于集成电路设计中的原型验证，能够有效验证电路功能的正确性，同时加快电路设计速度。原型验证需要利用FPGA内部的可编程逻辑资源实现电路设计，随着集成电路规模的不断增大及复杂功能的实现，对FPGA的可编程逻辑资源的数量的需求不断提高，后续技术发展和需求的不断增加，FPGA可编程资源数量会成为更大的瓶颈，给该行业发展提出更大的挑战。FPGA规模的增加代表芯片面积不断增大，这样会导致芯片加工难度的提高以及芯片生产良率的降低。
技术实现思路
本专利技术人针对上述问题及技术需求，提出了一种基于通用结构硅连接层构成的多裸片FPGA，本专利技术的技术方案如下：一种基于通用结构硅连接层构成的多裸片FPGA，该多裸片FPGA至少包括硅连接层以及层叠设置在硅连接层上的m个FPGA裸片，m≥2；硅连接层的表面预置有若干个硅连接层输入连接点和若干个硅连接层输出连接点，硅连接层输入连接点和硅连接层输出连接点在硅连接层表面呈阵列结构排布；硅连接层内布设有硅连接层配置电路和硅连接层互连网络，硅连接层互连网络中包括若干条互连线路，硅连接层输入连接点和硅连接层输出连接点之间通过硅连接层互连网络中的互连线路相连，硅连接层配置电路连接并配置硅连接层互连网络；每个FPGA裸片的表面预置有若干个裸片输入连接点和若干个裸片输出连接点，FPGA裸片上的连接点与FPGA裸片内部的裸片可配置逻辑模块相连，裸片输入连接点和裸片输出连接点在FPGA裸片表面呈阵列结构排布，FPGA裸片上的各个连接点之间的相对排布结构与硅连接层上的各个连接点之间的相对排布结构匹配；每个FPGA裸片上的连接点分别与硅连接层上的连接点贴合，FPGA裸片上的各个裸片输入连接点分别与各个硅连接层输出连接点对接，FPGA裸片上的各个裸片输出连接点分别与各个硅连接层输入连接点对接；硅连接层配置电路连接并配置硅连接层互连网络中各条互连线路的通断使得每个硅连接层输入连接点与任意一个硅连接层输出连接点之间形成通路，实现任意两个FPGA裸片之间的互连。其进一步的技术方案为，硅连接层互连网络包括若干个互连资源模块，每个互连资源模块内包括配置位和若干个互连的可编程多路选择器，配置位的值控制各个可编程多路选择器的工作状态；任意两个互连资源模块之间通过相应跨度的互连线相连，各个硅连接层输入连接点和硅连接层输出连接点均接入相应的互连资源模块，每条互连线路中包括若干个互连资源模块中的若干个可编程多路选择器以及若干条互连线；硅连接层配置电路连接各个互连资源模块中的配置位并写入配置码流，配置位的值用于控制各个可编程多路选择器的工作状态实现对各条互连线路通断的控制。其进一步的技术方案为，每个互连资源模块中的每个可编程多路选择器由若干个NMOS管搭建而成且在输出端口处设置有电平回复电路，配置位的值控制各个NMOS管的通断。其进一步的技术方案为，硅连接层互连网络采用Crossbar架构，硅连接层互连网络包括配置位阵列和交叉开关阵列，交叉开关阵列包括若干行绕线和若干列绕线，每行绕线与每列绕线的交叉位置处分别设置一个可编程开关；交叉开关阵列的各行绕线分别连接各个硅连接层输入连接点，交叉开关阵列的各列绕线分别连接各个硅连接层输出连接点，任意一个硅连接层输入连接点通过交叉开关阵列与任意一个硅连接层输出连接点之间形成一条互连线路，硅连接层配置电路连接各个配置位阵列并写入配置位，配置位阵列的值用于控制各个可编程开关的状态实现对各条互连线路通断的控制。其进一步的技术方案为，交叉开关阵列中的每一根绕线上设置有若干个有源器件和/或，绕线具有预定绕线结构，绕线上的有源器件包括缓冲器和多路选择器中的至少一种。其进一步的技术方案为，硅连接层互连网络采用CLOS架构，硅连接层互连网络包括配置位阵列和多级交换网络，多级交换网络由若干个可编程交换单元构成，多级交换网络的输入端口连接各个硅连接层输入连接点，多级交换网络的输出端口连接各个硅连接层输出连接点，任意一个硅连接层输入连接点通过多级交换网络与任意一个硅连接层输出连接点之间形成一条互连线路，硅连接层配置电路连接各个配置位阵列并写入配置码流，配置位阵列的值用于控制各个可编程交换单元的状态实现对各条互连线路通断的控制。其进一步的技术方案为，硅连接层上的各个连接点之间的相对排布结构为：硅连接层上排布有若干个输入连接点列和若干个输出连接点列，每个输入连接点列中包括成列排布的若干个硅连接层输入连接点，每个输出连接点列中包括成列排布的若干个硅连接层输出连接点，输入连接点列和输出连接点列间隔交替排布，任意相邻两列之间的间距均相等。其进一步的技术方案为，硅连接层配置电路连接并配置硅连接层互连网络中各个互连线路的通断实现m个FPGA裸片中任意两个FPGA裸片之间的互连；或者，当m≥3时，硅连接层配置电路连接并配置硅连接层互连网络中各个互连线路的通断实现其中n个FPGA裸片中任意两个FPGA裸片之间的互连，另外m-n个FPGA裸片不与其他FPGA裸片互连，n＜m。其进一步的技术方案为，硅连接层配置电路还分别连接各个FPGA裸片内部的裸片可配置逻辑模块，硅连接层配置电路实现对硅连接层互连网络和各个裸片可配置逻辑模块的统一配置。其进一步的技术方案为，硅连接层中还布设有与硅连接层配置电路相连的硅连接层配置端口，硅连接层配置电路通过硅连接配置端口从多裸片FPGA的外接设备中获取配置码流，多裸片FPGA的外接设备为外部FPGA、CPU以及非易失性存储器中的任意一种；或者，硅连接层中还布设有与硅连接层配置电路相连的Flash存储器，Flash存储器中存储有配置码流，硅连接层配置电路从Flash存储器中获取配置码流。其进一步的技术方案为，硅连接层中布设有定时器，硅连接层配置电路连接定时器并根据定时器每隔预定时间间隔进行配置刷新。其进一步的技术方案为，硅连接层配置电路具有码流监视修正功能，硅连接层配置电路每隔预定时间间隔读取多裸片FPGA内部的配置码流进行校验，并在检测到配置码流出现错误时进行修正并重新写入。本专利技术的有益技术效果是：本申请的多裸片FPGA基于通用结构的硅连接层实现，硅连接层表面布设连接点、内部布设硅连接层配置电路和硅连接层互连网络，通过硅连接层配置电路对硅连接层互连网络的配置可以实现任一硅连接层输入连接点和任一硅连接层输出连接点之间的互连通路，从而使得多个FPGA裸片级联实现大规模大面积的FPGA芯片，硅连接层的通用结构设计使得可以在其上采用不同排布方式排布不同大小、不同内容、不同个数的FPGA裸片，灵活性高，减少加工难度，提高芯片生产良率，加快设计速度。利用该通用结构的硅连接层可以集成内容不同的FPG本文档来自技高网...

【技术保护点】
1.一种基于通用结构硅连接层构成的多裸片FPGA，其特征在于，所述多裸片FPGA至少包括硅连接层以及层叠设置在所述硅连接层上的m个FPGA裸片，m≥2；/n所述硅连接层的表面预置有若干个硅连接层输入连接点和若干个硅连接层输出连接点，硅连接层输入连接点和硅连接层输出连接点在所述硅连接层表面呈阵列结构排布；所述硅连接层内布设有硅连接层配置电路和硅连接层互连网络，所述硅连接层互连网络中包括若干条互连线路，硅连接层输入连接点和硅连接层输出连接点之间通过所述硅连接层互连网络中的互连线路相连，所述硅连接层配置电路连接并配置所述硅连接层互连网络；/n每个所述FPGA裸片的表面预置有若干个裸片输入连接点和若干个裸片输出连接点，所述FPGA裸片上的连接点与所述FPGA裸片内部的裸片可配置逻辑模块相连，裸片输入连接点和裸片输出连接点在所述FPGA裸片表面呈阵列结构排布，所述FPGA裸片上的各个连接点之间的相对排布结构与所述硅连接层上的各个连接点之间的相对排布结构匹配；/n每个所述FPGA裸片上的连接点分别与所述硅连接层上的连接点贴合，所述FPGA裸片上的各个裸片输入连接点分别与各个硅连接层输出连接点对接，所述FPGA裸片上的各个裸片输出连接点分别与各个硅连接层输入连接点对接；所述硅连接层配置电路连接并配置所述硅连接层互连网络中各条互连线路的通断使得每个硅连接层输入连接点与任意一个硅连接层输出连接点之间形成通路，实现任意两个FPGA裸片之间的互连。/n...

【技术特征摘要】
1.一种基于通用结构硅连接层构成的多裸片FPGA，其特征在于，所述多裸片FPGA至少包括硅连接层以及层叠设置在所述硅连接层上的m个FPGA裸片，m≥2；
所述硅连接层的表面预置有若干个硅连接层输入连接点和若干个硅连接层输出连接点，硅连接层输入连接点和硅连接层输出连接点在所述硅连接层表面呈阵列结构排布；所述硅连接层内布设有硅连接层配置电路和硅连接层互连网络，所述硅连接层互连网络中包括若干条互连线路，硅连接层输入连接点和硅连接层输出连接点之间通过所述硅连接层互连网络中的互连线路相连，所述硅连接层配置电路连接并配置所述硅连接层互连网络；
每个所述FPGA裸片的表面预置有若干个裸片输入连接点和若干个裸片输出连接点，所述FPGA裸片上的连接点与所述FPGA裸片内部的裸片可配置逻辑模块相连，裸片输入连接点和裸片输出连接点在所述FPGA裸片表面呈阵列结构排布，所述FPGA裸片上的各个连接点之间的相对排布结构与所述硅连接层上的各个连接点之间的相对排布结构匹配；
每个所述FPGA裸片上的连接点分别与所述硅连接层上的连接点贴合，所述FPGA裸片上的各个裸片输入连接点分别与各个硅连接层输出连接点对接，所述FPGA裸片上的各个裸片输出连接点分别与各个硅连接层输入连接点对接；所述硅连接层配置电路连接并配置所述硅连接层互连网络中各条互连线路的通断使得每个硅连接层输入连接点与任意一个硅连接层输出连接点之间形成通路，实现任意两个FPGA裸片之间的互连。


2.根据权利要求1所述的多裸片FPGA，其特征在于，所述硅连接层互连网络包括若干个互连资源模块，每个所述互连资源模块内包括配置位和若干个互连的可编程多路选择器，所述配置位的值控制各个可编程多路选择器的工作状态；任意两个所述互连资源模块之间通过相应跨度的互连线相连，各个硅连接层输入连接点和硅连接层输出连接点均接入相应的互连资源模块，每条互连线路中包括若干个互连资源模块中的若干个可编程多路选择器以及若干条互连线；所述硅连接层配置电路连接各个所述互连资源模块中的配置位并写入配置码流，所述配置位的值用于控制各个可编程多路选择器的工作状态实现对各条互连线路通断的控制。


3.根据权利要求2所述的多裸片FPGA，其特征在于，每个所述互连资源模块中的每个可编程多路选择器由若干个NMOS管搭建而成且在输出端口处设置有电平回复电路，所述配置位的值控制各个NMOS管的通断。


4.根据权利要求1所述的多裸片FPGA，其特征在于，所述硅连接层互连网络采用Crossbar架构，所述硅连接层互连网络包括配置位阵列和交叉开关阵列，所述交叉开关阵列包括若干行绕线和若干列绕线，每行绕线与每列绕线的交叉位置处分别设置一个可编程开关；所述交叉开关阵列的各行绕线分别连接各个硅连接层输入连接点，所述交叉开关阵列的各列绕线分别连接各个硅连接层输出连接点，任意一个硅连接层输入连接点通过所述交叉开关阵列与任意一个硅连接层输出连接点之间形成一条互连线路，所述硅连接层配置电路连接各个所述配置位阵列并写入配置位，所述配置位阵列的值用于控制各个可编程开关的状态实现对各条互连线路通断的控制。


5.根据权利要求4所...

【专利技术属性】
技术研发人员：范继聪，徐彦峰，单悦尔，闫华，张艳飞，
申请(专利权)人：无锡中微亿芯有限公司，
类型：发明
国别省市：江苏;32