【技术实现步骤摘要】
加法器、运算电路、芯片和计算装置
本公开总体而言涉及数字电路。具体来说，涉及一种加法器，一种包括加法器的运算电路，以及芯片和计算装置。
技术介绍
用于进行加法运算的加法器是许多运算电路的重要组成部分。在现有技术中，如果需要提高加法器的运算速度，通常会采用高速器件来实现加法器。但是，高速器件的面积较大、功耗较高，这导致加法器以及包括加法器的运算电路的面积和功耗相应增大，使得芯片的制造成本和功耗显著增大。因此，期望以较低的制造成本和功耗来提高加法器的运算速度，因而需要一种改进的加法器。
技术实现思路
根据本公开的一个方面，提供了一种加法器，其用于计算输入的两个数字之和，所述加法器具有分别表示所述两个数字的两个输入，其中每个输入被彼此对应地划分为多个子部分，所述多个子部分由低位到高位依次表示所述输入的部分位，并且所述加法器包括：多个第一级加法模块，每个第一级加法模块用于对所述两个输入的对应子部分进行求和；多个中间寄存器，每个中间寄存器耦接到对应的第一级加法模块，用于存储所述两个输入的对应子部分的...
【技术保护点】
1.一种加法器，用于计算输入的两个数字之和，其特征在于，所述加法器具有分别表示所述两个数字的两个输入，其中每个输入被彼此对应地划分为多个子部分，所述多个子部分由低位到高位依次表示所述输入的部分位，并且所述加法器包括：/n多个第一级加法模块，每个第一级加法模块用于对所述两个输入的对应子部分进行求和；/n多个中间寄存器，每个中间寄存器耦接到对应的第一级加法模块，用于存储所述两个输入的对应子部分的和数；/n一个或多个进位寄存器，每个进位寄存器耦接到对应的第一级加法模块，用于存储所述两个输入的对应子部分的进位；以及/n第二级加法模块，耦接到所述多个中间寄存器和所述一个或多个进位寄存...
【技术特征摘要】
1.一种加法器，用于计算输入的两个数字之和，其特征在于，所述加法器具有分别表示所述两个数字的两个输入，其中每个输入被彼此对应地划分为多个子部分，所述多个子部分由低位到高位依次表示所述输入的部分位，并且所述加法器包括：
多个第一级加法模块，每个第一级加法模块用于对所述两个输入的对应子部分进行求和；
多个中间寄存器，每个中间寄存器耦接到对应的第一级加法模块，用于存储所述两个输入的对应子部分的和数；
一个或多个进位寄存器，每个进位寄存器耦接到对应的第一级加法模块，用于存储所述两个输入的对应子部分的进位；以及
第二级加法模块，耦接到所述多个中间寄存器和所述一个或多个进位寄存器，用于对来自每个中间寄存器的和数与来自对应的前一个进位寄存器的进位进行求和。
2.根据权利要求1所述的加法器，其特征在于，第二级加法模块将所述多个中间寄存器中的与所述输入的第一个子部分对应的第一个中间寄存器的输出直接耦接到加法器的输出，其中所述第一个子部分表示所述输入的最低一位或多位。
3.根据权利要求1或2所述的加法器，其特征在于，所述两个输入的第一个子部分的位数大于或等于其他子部分的位数。
4.根据权利要求1或2所述的加法器，其特征在于，每个输入具有两个子部分。
5.一种加法器，用于计算输入的一个数字与预定的常数之和，其特征在于，所述加法器具有表示所述数字的一个输入，所述输入被划分为多个子部分，所述多个子部分由低位到高位依次表示所述输入的部分位，并且所述加法器包括：
一个或多个第一级加法模块，每个第一级加法模块用于对所述输入的对应子部分与所述常数的对应位进行求和；
多个中间寄存器，每个中间寄存器耦接到对应的第一级加法模块，用于存储所述输入的对应子部分与所述常数的对应位的和数；
一个或多个进位寄存器，每个进位寄存器耦接到对应的第一级加法模块，用于存储所述输入的对应子部分与所述常数的对应位的进位；以及
第二级加法模块，耦接到所述多个中间寄存器和所述一个或多个进位寄存器，用于对来自每个中间寄存器的和数与来自对应的前一个进位寄存器的进位进行求和。
6.根据权利要求5所述的加法器，其特征在于，第二级加法模块将所述多个中间寄存器中的与所述输入的第一个子部分对应的第...
【专利技术属性】
技术研发人员：刘建波，范志军，李楠，郭海丰，
申请(专利权)人：深圳比特微电子科技有限公司，
类型：发明
国别省市：广东;44
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