数据处理器制造技术

本申请提供一种数据处理器，数据处理器包括布斯编码电路、第一部分积获取电路、第二部分积获取电路、第一压缩电路以及第二压缩电路，布斯编码电路的输出端与第一部分积获取电路的第一输入端，以及第二部分积获取电路的第一输入端连接，第一部分积获取电路的输出端与第一压缩电路的第一输入端连接，第二部分积获取电路的输出端与第二压缩电路的第一输入端连接，该数据处理器不仅能够实现乘法运算还能够实现乘累加运算，从而提高了数据处理器的通用性；另外，该数据处理器并不需要对乘法运算结果再进行一次累加运算实现乘累加运算，仅通过一次运算过程就可以直接实现乘法运算或乘累加运算，从而降低了数据处理器的功耗。

data processor

【技术实现步骤摘要】
数据处理器
本申请涉及计算机
，特别是涉及一种数据处理器。
技术介绍
随着数字电子技术的不断发展，各类人工智能(ArtificialIntelligence，AI)芯片的快速发展对于高性能数据处理器的要求也越来越高，其中，数据处理器为乘法器、加法器或乘累加器。神经网络算法作为智能芯片广泛应用的算法之一，通过乘累加器进行乘累加运算在神经网络算法中是一种常见的操作。通常，数据处理器是采用多个相同输入数据位宽或不同数据位宽的乘法器先进行并行乘法运算，得到多个乘法运算结果，再通过加法器对多个乘法运算结果进行累加运算，得到目标乘累加结果。但是，现有的数据处理器仅能够对相同位宽的数据进行乘累加运算，降低了数据处理器的通用性。另外，现有技术中对多个乘法运算结果还需要单独进行一次累加运算才能实现乘累加操作，从而增大了数据处理器的功耗。
技术实现思路
基于此，有必要针对上述技术问题，提供了一种低功耗且通用性较高的数据处理器。一种数据处理器，所述数据处理器包括：布斯编码电路、第一部分积获取电路、第二部分积获取电路、第一压缩电路以及第二压缩电路，所述布斯编码电路的输出端与所述第一部分积获取电路的第一输入端连接，所述第一部分积获取电路的输出端与所述第一压缩电路的第一输入端连接，所述布斯编码电路的输出端还与所述第二部分积获取电路的第一输入端连接，所述第二部分积获取电路的输出端与所述第二压缩电路的第一输入端连接；其中，所述布斯编码电路用于对接收到的第一数据进行布斯编码处理得到目标编码，所述第一部分积获取电路用于接收第二数据，并根据所述目标编码得到目标编码的第一部分积，所述第二部分积获取电路用于接收第二数据，并根据所述目标编码得到目标编码的第二部分积，所述第一压缩电路用于对所述目标编码的第一部分积进行累加处理得到第一目标运算结果，所述第二压缩电路用于对所述目标编码的第二部分积进行累加处理得到第二目标运算结果。在其中一个实施例中，所述布斯编码电路中包括第一输入端，用于接收功能选择模式信号，所述第一部分积获取电路和所述第二部分积获取电路中均包括第二输入端，用于接收所述功能选择模式信号；所述第一压缩电路和所述第二压缩电路中均包括第二输入端，用于接收所述功能选择模式信号；所述功能选择模式信号用于确定所述数据处理器当前可处理对应模式的数据运算。在其中一个实施例中，所述布斯编码电路包括低位布斯编码单元、选择器以及高位布斯编码单元，所述低位布斯编码单元的输出端与所述选择器的输入端连接，所述选择器的输出端与所述高位布斯编码单元的输入端连接；其中，所述低位布斯编码单元用于对接收到的所述第一数据中的低位数据，进行布斯编码处理得到低位目标编码，所述选择器用于接收所述功能选择模式信号，并根据所述功能选择模式信号选通所述第一数据中的高位数据，进行布斯编码处理时的补位数值，所述高位布斯编码单元用于对接收到的第一数据中的所述高位数据，以及所述补位数值进行布斯编码处理得到高位目标编码。在其中一个实施例中，所述低位布斯编码单元包括：低位数据输入端口以及低位目标编码输出端口；所述低位数据输入端口用于接收进行布斯编码处理的所述第一数据中的低位数据，所述低位目标编码输出端口用于输出对第一数据中的所述低位数据进行布斯编码处理后，得到的第一低位目标编码。在其中一个实施例中，所述高位布斯编码单元包括：高位数据输入端口以及高位目标编码输出端口；所述高位数据输入端口用于接收进行布斯编码处理的第一数据中的所述高位数据，所述高位目标编码输出端口用于输出对第一数据中的所述高位数据进行布斯编码处理后，得到的高位目标编码。在其中一个实施例中，所述选择器包括：功能选择模式信号输入端口、第一选通数值输入端口、第二选通数值输入端口以及选通结果输出端口；所述功能选择模式信号输入端口用于接收不同模式的数据运算对应的所述功能选择模式信号，所述第一选通数值输入端口用于接收第一选通数值，所述第二选通数值输入端口用于接收第二选通数值，所述选通结果输出端口用于输出选通后的所述第一选通数值或所述第二选通数值。在其中一个实施例中，所述第一部分积获取电路包括：低位部分积获取单元、低位选择器组单元、高位部分积获取单元以及高位选择器组单元；所述低位部分积获取单元的第一输入端与所述低位布斯编码单元的输出端连接，所述低位部分积获取单元的第二输入端与所述低位选择器组单元的输出端连接，所述高位部分积获取单元的第一输入端与所述高位布斯编码单元的输出端连接，所述高位部分积获取单元的第二输入端与所述高位选择器组单元的输出端连接。在其中一个实施例中，所述低位部分积获取单元包括：低位目标编码输入端口、选通数值输入端口、数据输入端口以及低位部分积输出端口；所述低位目标编码输入端口用于接收所述低位布斯编码单元输出的低位目标编码，所述选通数值输入端口用于接收所述低位选择器组单元选通后，得到的所述符号位扩展后的低位部分积中的数值，所述数据输入端口用于接收所述第二数据，所述低位部分积输出端口用于输出所述符号位扩展后的低位部分积。在其中一个实施例中，所述高位部分积获取单元包括：高位目标编码输入端口、选通数值输入端口、数据输入端口以及高位部分积输出端口；所述高位目标编码输入端口用于接收高位布斯编码单元输出的高位目标编码，所述选通数值输入端口用于接收所述高位选择器组单元选通后，输出的所述符号位扩展后的高位部分积中的数值，所述数据输入端口用于接收所述第二数据，所述高位部分积输出端口用于输出所述符号位扩展后的高位部分积。在其中一个实施例中，所述低位选择器组单元包括：低位选择器，所述低位选择器用于对所述符号位扩展后的低位部分积中的数值进行选通。在其中一个实施例中，所述高位选择器组单元包括：高位选择器，所述高位选择器用于对所述符号位扩展后的高位部分积中的数值进行选通。在其中一个实施例中，所述第一压缩电路包括：修正华莱士树组电路和累加电路，所述修正华莱士树组电路的输出端与所述累加电路的输入端连接；所述修正华莱士树组电路用于对不同模式的数据运算处理时，得到的所述目标编码的第一低位部分积，以及所述目标编码的第一高位部分积中的每一列数值进行累加处理得到累加运算结果，所述累加电路用于对所述累加运算结果进行加法运算。在其中一个实施例中，所述修正华莱士树组电路包括：低位华莱士树子电路、选择器以及高位华莱士树子电路，所述低位华莱士树子电路的输出端与所述选择器的输入端连接，所述选择器的输出端与所述高位华莱士树子电路的输入端连接；其中，所述低位华莱士树子电路用于对所述目标编码的第一部分积中的每一列数值进行累加运算得到所述累加运算结果，所述选择器用于选通所述高位华莱士树子电路接收的进位输入信号，所述高位华莱士树子电路用于对所述目标编码的第一部分积中的每一列数值进行累加运算得到所述累加运算结果。在其中一个实施例中，所述累加电路包括：加法器，所述进位加法器用于对所述累加运算结果进行加法运算。在其中一个实施例中，所述加法器包括：进位信号输入端口、和位信号输入端口以本文档来自技高网...

【技术保护点】
1.一种数据处理器，其特征在于，所述数据处理器包括：布斯编码电路、第一部分积获取电路、第二部分积获取电路、第一压缩电路以及第二压缩电路，所述布斯编码电路的输出端与所述第一部分积获取电路的第一输入端连接，所述第一部分积获取电路的输出端与所述第一压缩电路的第一输入端连接，所述布斯编码电路的输出端还与所述第二部分积获取电路的第一输入端连接，所述第二部分积获取电路的输出端与所述第二压缩电路的第一输入端连接；/n其中，所述布斯编码电路用于对接收到的第一数据进行布斯编码处理得到目标编码，所述第一部分积获取电路用于接收第二数据，并根据所述目标编码得到目标编码的第一部分积，所述第二部分积获取电路用于接收第二数据，并根据所述目标编码得到目标编码的第二部分积，所述第一压缩电路用于对所述目标编码的第一部分积进行累加处理得到第一目标运算结果，所述第二压缩电路用于对所述目标编码的第二部分积进行累加处理得到第二目标运算结果。/n

【技术特征摘要】
1.一种数据处理器，其特征在于，所述数据处理器包括：布斯编码电路、第一部分积获取电路、第二部分积获取电路、第一压缩电路以及第二压缩电路，所述布斯编码电路的输出端与所述第一部分积获取电路的第一输入端连接，所述第一部分积获取电路的输出端与所述第一压缩电路的第一输入端连接，所述布斯编码电路的输出端还与所述第二部分积获取电路的第一输入端连接，所述第二部分积获取电路的输出端与所述第二压缩电路的第一输入端连接；
其中，所述布斯编码电路用于对接收到的第一数据进行布斯编码处理得到目标编码，所述第一部分积获取电路用于接收第二数据，并根据所述目标编码得到目标编码的第一部分积，所述第二部分积获取电路用于接收第二数据，并根据所述目标编码得到目标编码的第二部分积，所述第一压缩电路用于对所述目标编码的第一部分积进行累加处理得到第一目标运算结果，所述第二压缩电路用于对所述目标编码的第二部分积进行累加处理得到第二目标运算结果。


2.根据权利要求1所述的数据处理器，其特征在于，所述布斯编码电路中包括第一输入端，用于接收功能选择模式信号，所述第一部分积获取电路和所述第二部分积获取电路中均包括第二输入端，用于接收所述功能选择模式信号；所述第一压缩电路和所述第二压缩电路中均包括第二输入端，用于接收所述功能选择模式信号；所述功能选择模式信号用于确定所述数据处理器当前可处理对应模式的数据运算。


3.根据权利要求1或2所述的数据处理器，其特征在于，所述布斯编码电路包括低位布斯编码单元、选择器以及高位布斯编码单元，所述低位布斯编码单元的输出端与所述选择器的输入端连接，所述选择器的输出端与所述高位布斯编码单元的输入端连接；
其中，所述低位布斯编码单元用于对接收到的所述第一数据中的低位数据，进行布斯编码处理得到低位目标编码，所述选择器用于接收功能选择模式信号，并根据所述功能选择模式信号选通所述第一数据中的高位数据，进行布斯编码处理时的补位数值，所述高位布斯编码单元用于对接收到的第一数据中的所述高位数据，以及所述补位数值进行布斯编码处理得到高位目标编码。


4.根据权利要求3所述的数据处理器，其特征在于，所述第一部分积获取电路包括：低位部分积获取单元、低位选择器组单元、高位部分积获取单元以及高位选择器组单元；所述低位...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：上海寒武纪信息科技有限公司，
类型：新型
国别省市：上海;31