栅极驱动电路及显示面板制造技术

本申请提出了一种栅极驱动电路及显示面板，该栅极驱动电路包括级联的N个GOA单元，第n级GOA单元为N个所述GOA单元中的任一者，N个该GOA单元包括至少一第一GOA单元及至少一第二GOA单元，该第一GOA单元及第二GOA单元包括一上拉控制电路、一自举电容、一上拉电路、一下拉电路以及一下拉维持电路，以及该第二GOA单元还包括复位电路。本申请通过在栅极驱动电路的不同级中设置不同结构的GOA单元，去除了初始级GOA单元中的复位电路，避免了复位电路于初始阶段将起始信号与低电平源短接，而导致产品出现非正常黑屏的技术问题。

【技术实现步骤摘要】
栅极驱动电路及显示面板
本申请涉及显示领域，特别涉及一种栅极驱动电路及显示面板。
技术介绍
阵列基板行驱动(GateDriveOnArray，GOA)技术，为将扫描线驱动电路集成在液晶面板的阵列基板上，从而在材料成本和制作工艺方面上降低产品成本。对于高解析度（例如8K）及高频率的显示面板，由于分辨率的增加，栅极驱动电路的布线更加复杂。现有技术中，为了简化栅极驱动电路的布线设计，其通常将起始信号线和复位信号线通过一条信号线来实现。而栅极驱动电路前面几级开始工作时，起始信号的高电平输入将常规的复位电路打开，使得起始信号与直流低电平源直接短接，使得栅极驱动电路出现较大电流而触发栅极驱动电路的过流保护，导致产品出现非正常的黑屏。目前，亟需一种栅极驱动电路以解决上述技术问题。
技术实现思路
本申请提供一种栅极驱动电路及显示面板，以解决现有显示面板出现非正常黑屏的技术问题。为解决上述问题，本申请提供的技术方案如下：本申请提供了一种栅极驱动电路，所述栅极驱动电路包括级联的N个GOA单元，N个所述GOA单元包括至少一第一GOA单元及至少一第二GOA单元，第n级GOA单元用于对第n级扫描线输出栅极驱动信号，第n级GOA单元为N个所述GOA单元中的任一者，任一所述第一GOA单元及所述第二GOA单元包括：于第一阶段使所述第n级GOA单元的控制节点Qn被拉高至第一高电位以及对自举电容充电的上拉控制电路；于第二阶段将所述第n级GOA单元的控制节点Qn维持在所述第一高电位的自举电容；依据一时钟信号、所述第n级GOA单元的控制节点Qn的第一高电位输出栅极驱动信号至第n级GOA单元的栅极信号端Gn的上拉电路；于第三阶段将所述第n级GOA单元的控制节点Qn的电位拉低至一第一直流低电平、及将所述第n级GOA单元的栅极信号端Gn的电位拉低至一第二直流低电平的下拉电路；于第四阶段将所述第n级GOA单元的控制节点Qn维持于所述第一直流低电平，并将所述第n级GOA单元的栅极信号端Gn的电位维持于所述第二直流低电平的下拉维持电路；所述上拉控制电路与所述上拉电路、所述下拉电路、所述下拉维持电路及所述自举电容电性连接，所述第一直流低电平与所述下拉维持电路及所述下拉电路电性连接，所述第二直流低电平与所述下拉维持电路及所述下拉电路电性连接，时钟信号端CK与所述上拉电路电性连接；所述第二GOA单元还包括于第五阶段将控制节点Qn的电位进行复位的复位电路，所述复位电路与所述上拉控制电路及所述第一直流低电平电连接。在本申请的栅极驱动电路中，所述第一GOA单元包括第一上拉控制电路，所述第一上拉控制电路连接初始信号端STV和第a级GOA单元的控制节点Qa；所述第二GOA单元包括第二上拉控制电路，所述第二上拉控制电路连接第b-1级GOA单元的级传信号端STb-1与栅极信号端Gb-1、第b级GOA单元的控制节点Qb以及本级的所述复位电路；其中，a的取值范围为第一数值集合，b的取值范围为第二数值集合，所述第一数值集合与所述第二数值集合的交集为空集，1≤a≤n，1≤b≤n，a、b、n为正整数，a和b不相等。在本申请的栅极驱动电路中，所述第一数值集合为1至12的正整数集合。在本申请的栅极驱动电路中，所述第一上拉控制电路包括第十一薄膜晶体管T11，所述第十一薄膜晶体管T11的栅极及源极连接初始信号端STV，所述第十一薄膜晶体管T11的漏极连接所述第a级GOA单元的控制节点Qa；所述第二上拉控制电路包括第十一薄膜晶体管T11，所述第十一薄膜晶体管T11的栅极连接所述第b-1级GOA单元的级传信号输出端STb-1，所述第十一薄膜晶体管T11的源极连接所述第b-1级GOA单元的栅极信号端Gb-1，所述第十一薄膜晶体管T11的漏极连接所述第b级GOA单元的控制节点Qb。在本申请的栅极驱动电路中，所述自举电容连接所述第n级GOA单元的控制节点Qn、所述第n级GOA单元的栅极信号端Gn、所述下拉维持电路、及所述上拉电路；所述自举电容的第一端连接所述第n级GOA单元的控制节点Qn及所述上拉电路，所述自举电容的第二端连接所述第n级GOA单元的栅极信号端Gn及所述下拉维持电路。在本申请的栅极驱动电路中，所述上拉电路连接所述第n级GOA单元的控制节点Qn、时钟信号端CK、第n级GOA单元的级传信号端STn、及所述第n级的栅极信号端Gn；所述上拉电路包括第二十一薄膜晶体管T21和第二十二薄膜晶体管T22；所述第二十一薄膜晶体管T21的栅极连接所述第n级GOA单元的控制节点Qn，所述第二十一薄膜晶体管T21的源极连接所述时钟信号端CK，所述第二十一薄膜晶体管T21的漏极连接所述第n级的栅极信号端Gn；所述第二十二薄膜晶体管T22的栅极连接所述第n级GOA单元的控制节点Qn，所述第二十二薄膜晶体管T22的源极连接所述时钟信号端CK，所述第二十二薄膜晶体管T22的漏极连接第n级GOA单元的级传信号端STn。在本申请的栅极驱动电路中，所述下拉电路连接所述第n级GOA单元的控制节点Qn、所述第n级GOA单元的栅极信号端Gn、第n+1级GOA单元的栅极信号端Gn+1以及一第二直流低电平端VSSG；所述第一直流低电平端VSSQ提供所述第一直流低电平，所述第二直流低电平端VSSG提供所述第二直流低电平。在本申请的栅极驱动电路中，所述下拉电路包括第三十一薄膜晶体管T31及第四十一薄膜晶体管T41；所述第三十一薄膜晶体管T31的源极连接所述第n级GOA单元的栅极信号端Gn，所述第四十一薄膜晶体管T41的源极连接所述第n级GOA单元的控制节点Qn；所述第三十一薄膜晶体管T31连接所述第二直流低电平端VSSG，所述第四十一薄膜晶体管T41的漏极连接所述第一直流低电平端VSSQ；所述第三十一薄膜晶体管T31栅极及所述四十一薄膜晶体管T41的栅极连接所述第n+1级GOA单元的栅极信号端Gn+1。在本申请的栅极驱动电路中，所述下拉维持电路包括第一下拉维持单元及第二下拉维持单元；所述第一下拉维持单元连接第一高压信号、所述第n级GOA单元的控制节点Qn、所述第n级GOA单元的栅极信号端Gn、一第一直流低电平端VSSQ、以及一第二直流低电平端VSSG；所述第二下拉维持单元连接第二高压信号、所述第n级GOA单元的控制节点Qn、所述第n级GOA单元的栅极信号端Gn、一第一直流低电平端VSSQ、以及一第二直流低电平端VSSG。在本申请的栅极驱动电路中，在所述第二GOA单元中，所述复位电路包括四十四薄膜晶体管T44，所述四十四薄膜晶体管T44的栅极连接所述接初始信号端（STV），所述四十四薄膜晶体管T44的源极连接所述第b级GOA单元的控制节点Qb，所述四十四薄膜晶体管T44的漏极连接所述第一直流低电平端VSSQ。本申请还提出了一种显示面板，其中，所述显示面板包括上述栅极驱动电路。有益效果：本文档来自技高网...

【技术保护点】
1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括级联的N个GOA单元，N个所述GOA单元包括至少一第一GOA单元及至少一第二GOA单元，第n级GOA单元用于对第n级扫描线输出栅极驱动信号，其中，第n级GOA单元为N个所述GOA单元中的任一者，任一所述第一GOA单元及所述第二GOA单元包括：/n于第一阶段使所述第n级GOA单元的控制节点(Qn)被拉高至第一高电位以及对自举电容充电的上拉控制电路；/n于第二阶段将所述第n级GOA单元的控制节点(Qn)维持在所述第一高电位的自举电容；/n依据一时钟信号、所述第n级GOA单元的控制节点(Qn)的第一高电位输出栅极驱动信号至第n级GOA单元的栅极信号端(Gn)的上拉电路；/n于第三阶段将所述第n级GOA单元的控制节点(Qn)的电位拉低至一第一直流低电平、及将所述第n级GOA单元的栅极信号端(Gn)的电位拉低至一第二直流低电平的下拉电路；/n于第四阶段将所述第n级GOA单元的控制节点(Qn)维持于所述第一直流低电平，并将所述第n级GOA单元的栅极信号端(Gn)的电位维持于所述第二直流低电平的下拉维持电路；/n所述上拉控制电路与所述上拉电路、所述下拉电路、所述下拉维持电路及所述自举电容电性连接，所述第一直流低电平与所述下拉维持电路及所述下拉电路电性连接，所述第二直流低电平与所述下拉维持电路及所述下拉电路电性连接，时钟信号端(CK)与所述上拉电路电性连接；/n所述第二GOA单元还包括于第五阶段将控制节点(Qn)的电位进行复位的复位电路，所述复位电路与所述上拉控制电路及所述第一直流低电平电连接。/n...

【技术特征摘要】
1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括级联的N个GOA单元，N个所述GOA单元包括至少一第一GOA单元及至少一第二GOA单元，第n级GOA单元用于对第n级扫描线输出栅极驱动信号，其中，第n级GOA单元为N个所述GOA单元中的任一者，任一所述第一GOA单元及所述第二GOA单元包括：
于第一阶段使所述第n级GOA单元的控制节点(Qn)被拉高至第一高电位以及对自举电容充电的上拉控制电路；
于第二阶段将所述第n级GOA单元的控制节点(Qn)维持在所述第一高电位的自举电容；
依据一时钟信号、所述第n级GOA单元的控制节点(Qn)的第一高电位输出栅极驱动信号至第n级GOA单元的栅极信号端(Gn)的上拉电路；
于第三阶段将所述第n级GOA单元的控制节点(Qn)的电位拉低至一第一直流低电平、及将所述第n级GOA单元的栅极信号端(Gn)的电位拉低至一第二直流低电平的下拉电路；
于第四阶段将所述第n级GOA单元的控制节点(Qn)维持于所述第一直流低电平，并将所述第n级GOA单元的栅极信号端(Gn)的电位维持于所述第二直流低电平的下拉维持电路；
所述上拉控制电路与所述上拉电路、所述下拉电路、所述下拉维持电路及所述自举电容电性连接，所述第一直流低电平与所述下拉维持电路及所述下拉电路电性连接，所述第二直流低电平与所述下拉维持电路及所述下拉电路电性连接，时钟信号端(CK)与所述上拉电路电性连接；
所述第二GOA单元还包括于第五阶段将控制节点(Qn)的电位进行复位的复位电路，所述复位电路与所述上拉控制电路及所述第一直流低电平电连接。


2.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一GOA单元包括第一上拉控制电路，所述第一上拉控制电路连接初始信号端(STV)和第a级GOA单元的控制节点(Qa)；
所述第二GOA单元包括第二上拉控制电路，所述第二上拉控制电路连接第b-1级GOA单元的级传信号端(STb-1)与栅极信号端(Gb-1)、第b级GOA单元的控制节点(Qb)以及本级的所述复位电路；
其中，a的取值范围为第一数值集合，b的取值范围为第二数值集合，所述第一数值集合与所述第二数值集合的交集为空集，1≤a≤n，1≤b≤n，a、b、n为正整数，a和b不相等。


3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一数值集合为1至12的正整数集合。


4.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一上拉控制电路包括第十一薄膜晶体管(T11)，所述第十一薄膜晶体管(T11)的栅极及源极连接初始信号端(STV)，所述第十一薄膜晶体管(T11)的漏极连接所述第a级GOA单元的控制节点(Qa)；
所述第二上拉控制电路包括第十一薄膜晶体管(T11)，所述第十一薄膜晶体管(T11)的栅极连接所述第b-1级GOA单元的级传信号输出端(STb-1)，所述第十一薄膜晶体管(T11)的源极连接所述第b-1级GOA单元的栅极信号端(Gb-1)，所述第十一薄膜晶体管(T11)的漏极连接所述第b级GOA单元的控制节点(Qb)。


5.根据权利要求2所述的栅极驱动电路，其特征在于，所述自举电容连接所述第n级GOA单元的控制节点(Qn)、所述第n级GOA单元的栅极信号端(Gn)、所述下拉维持电路、及所述...

【专利技术属性】
技术研发人员：何孝金，彭邦银，金一坤，
申请(专利权)人：深圳市华星光电半导体显示技术有限公司，
类型：新型
国别省市：广东;44