低输出电流和高开/关比的抗变化3T3R二进制权重单元制造技术

本文公开了一种低输出电流和高开/关比的抗变化3T3R二进制权重单元和设备。权重单元包括：第一场效应晶体管(FET)和连接到第一FET的漏极的第一电阻性存储器元件；第二FET和连接到第二FET的漏极的第二电阻性存储器元件，第一晶体管的漏极FET连接到第二FET的栅极，第二FET的漏极连接到第一FET的栅极；第三FET；以及连接到第三FET的漏极的负载电阻器。

【技术实现步骤摘要】
低输出电流和高开/关比的抗变化3T3R二进制权重单元优先权本申请要求于2019年3月1日在USPTO提交的美国临时申请序列号62/812,826的优先权，并要求于2019年3月1日在USPTO申请的美国临时申请序列号62/812,529的优先权。本申请要求于2019年6月21日在USPTO提交的美国申请序列号16/448,820的优先权，其全部内容通过引用合并于此。
本公开总体上涉及一种二进制权重单元(binaryweightcell)，其有效地提高了可以具有相对较小的固有开/关比的电阻性存储设备的开/关比，并且减小了推断(inference)期间并行累积的输出电流的大小和变化。
技术介绍
对用于机器学习(ML)应用程序的硬件加速器的需求不断增长。支配许多这些ML应用程序的计算是矩阵向量乘法。通过纵横制网络以模拟方式非常有效地进行矩阵矢量乘法是可能的。然而，为了表示权重，必须在每个权重单元中引入存储器元件。静态随机存取存储器(SRAM)很大且功耗较低。诸如冗余随机存取存储器(RRAM)、FLASH或自旋扭矩传输磁性随机存取存储器本文档来自技高网...

【技术保护点】
1.一种权重单元，包括：/n第一场效应晶体管FET和连接到第一FET的漏极的第一电阻性存储器元件；/n第二FET和连接到所述第二FET的漏极的第二电阻性存储器元件，所述第一FET的漏极连接到所述第二FET的栅极，并且所述第二FET的漏极连接到所述第一FET的栅极，/n第三FET；以及/n连接到所述第三FET的漏极的负载电阻器。/n

【技术特征摘要】
20190301 US 62/812,529;20190301 US 62/812,826;20191.一种权重单元，包括：
第一场效应晶体管FET和连接到第一FET的漏极的第一电阻性存储器元件；
第二FET和连接到所述第二FET的漏极的第二电阻性存储器元件，所述第一FET的漏极连接到所述第二FET的栅极，并且所述第二FET的漏极连接到所述第一FET的栅极，
第三FET；以及
连接到所述第三FET的漏极的负载电阻器。


2.根据权利要求1所述的权重单元，其中，所述第一FET、所述第二FET和所述第三FET包括n型FET。


3.根据权利要求1所述的权重单元，其中，所述第一FET、所述第二FET和所述第三FET包括p型FET。


4.根据权利要求1所述的权重单元，其中，所述第一电阻性存储器元件和所述第二电阻性存储器元件包括磁隧道结MTJ。


5.根据权利要求1所述的权重单元，其中，所述第一电阻性存储器元件和所述第二电阻性存储器元件包括电阻性随机存取存储器RRAM元件。


6.根据权利要求1所述的权重单元，其中，所述第一电阻性存储器元件和所述第二电阻性存储器元件包括铁电随机存取存储器FeRAM元件。


7.根据权利要求1所述的权重单元，其中，所述第一电阻性存储器元件和所述第二电阻性存储器元件包括脉冲编码调制PCM存储器元件。


8.根据权利要求1所述的权重单元，其中，所述第三FET的栅极连接到所述第一FET的栅极。


9.根据权利要求1所述的权重单元，还包括到所述第一电阻性存储器元件的引线的第一外部连接和到所述第二电阻性存储器元件的引线的第二外部连接。


10.根据权利要求9所述的权重单元，还包括到所述第一FET的源极的第三外部连接和到所述第二FET的源极的第四外部连接。


11.根据权利要求9所述的权重单元，还包括到所述第三FET的源极的第三外部连接。


12.根据权利要求1所述的权重单元，其中，所述权重单元基于所述第一电阻性存储器元件的电导和所述第二电阻性存储器元件的电导产生逻辑值。
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【专利技术属性】
技术研发人员：RM哈彻，T拉克希特，J基特尔，R森古普塔，D帕尔，洪俊顾，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR