运算电路制造技术

运算电路设置有：LUT生成电路(1)，在将系数c[n](n＝1，…，N)划分为对时，输出针对所述对中的每一对计算的值；以及分布运算电路(2‑m)，针对M组中的每一组并行计算积和运算的值z[m]，所述积和运算的值z[m]是将包含M组数据x[m，n]的数据集X[m](m＝1，…，M)中的数据x[m，n]分别乘以系数c[n]并对乘积求和的结果。分布运算电路(2‑m)包括：多个二项分布运算电路，基于通过将与本电路相对应的N个数据x[m，n]划分为对而获得的值、通过将系数c[n]划分为对而获得的值、以及LUT生成电路(1)所计算出的值，针对每一对计算二项积和运算的值；求和电路，对所计算出的值进行求和；以及位匹配电路，将求和结果中的小数位数与预定小数位数相匹配。

【技术实现步骤摘要】
【国外来华专利技术】运算电路
本专利技术涉及一种用于数字信号处理的运算电路，更具体地，涉及一种用于执行积和运算的运算电路。
技术介绍
数字信号处理中的主要运算是积和运算，该积和运算将表示为定点二进制数的数字信号数据乘以同样表示为定点二进制数的系数，并且对乘积求和(参见非专利文献1)。图11示出了一般积和运算电路的布置。图11中所示的积和运算电路接收分别由二进制数表示的N个数据x[n](n＝1，...，N)和系数c[n](n＝1，...，N)。每个数据x[n]是定点二进制数，并且小数位数(小数点后的位宽度)为x_scale。而且，每个系数c[n]是定点二进制数，并且小数位数为c_scale。积和运算电路包括N个乘法电路1000-n(n＝1，...，N)。每个乘法电路1000-n执行数据x[n]和系数c[n]的乘法c[n]×x[n]，并且输出结果w[n]。由于该乘法是简单的二进制数乘法，因此在将w[n]作为定点数处理时的小数位数为x_scale+c_scale。积和运算电路还包括求和电路1001。求和电路1001执行w[n](n＝1，...，N)的求和∑n＝1，...，N(c[n]×x[n])，并且输出结果y。由于该求和是重复简单的二进制数加法的计算，因此在将y作为定点数处理时的小数位数与w[n]的小数位数相同，为x_scale+c_scale。积和运算电路还包括位匹配电路1002。位匹配电路1002通过对y的较低位进行向下取整或四舍五入，来将y的小数位数与要从积和运算电路输出的定点数z的小数位数z_scale相匹配。小数位数z_scale通常小于s的小数位数x_scale+c_scale。因此，当执行向下取整处理时，位匹配电路1002输出通过删除y的(x_scale+c_scale-z_scale)个较低位而获得的值。当执行四舍五入处理时，位匹配电路1002输出通过将由上述向下取整处理删除的位中的最高有效位与向下取整处理之后剩下的值相加而获得的值。下面将说明位匹配电路1002对求和电路1001所获得的和y进行向下取整处理或四舍五入处理的原因。通常，数据以及系数包含噪声分量，并且该噪声分量与信号分量的比率在较低位中尤其增加。因此，在数据与系数的相乘结果的较低位中，噪声分量的比率较高。特别地，在表示乘法结果的位中，比数据的小数位数或系数的小数位数低的位包含量化噪声。而且，在数字信号处理中，从给定积和运算电路输出的值输入到使用另一系数值的另一积和运算电路。当通过这样的多级来执行积和运算时，如果输出值的位数变为大于输入值的位数，则输出级中的积和运算电路要处理的位数增加，这增加了电路规模和功耗。此外，由于输入级中的积和运算电路将数据乘以系数，因此如果位匹配电路1002不减少位数，则相乘之后的位数变为大于数据和系数的位数之和。因此，在输入级中的积和运算电路在不减少位数的情况下输出值且输出级中的积和运算电路接收该值并执行运算的布置中，输出级中的积和运算电路与输入级中的积和运算电路相比，大大增加了电路规模和功耗。因此，即使当输出级中的积和运算电路接收由输入级中的积和运算电路增加了位数的值并执行运算时，也无法从对噪声分量的比率较高的较低位进行处理的运算处理中获得有效的结果。另外，由于上述的位数增加，在输出级中用于执行积和运算处理的电路的面积和电路所消耗的功率大大增加。这浪费地大大增加了电路面积和功耗。因此，在图11中所示的积和运算电路中，位匹配电路1002删除具有大噪声分量的较低位，并且限制性地将有效的位宽度输出到输出级，从而降低了输出级中的电路的成本(面积和功耗)。如上所述，为了减小电路规模和功耗，常规积和运算电路执行从输出值中删除具有大噪声分量的较低位的处理。然而，内部乘法电路1000-n本身执行精确的乘法处理，而不管某一位是否具有大噪声分量。因此，在常规积和运算电路中通过乘法电路1000-n精确计算出的较低位由位匹配电路1002作为具有大噪声分量的位而删除。乘法电路1000-n的电路规模和功耗随着位数的增加而大大地增加(在平衡树型乘法电路中，该增加与位数的平方成比例)。因此，位数的增加增大了元件的数量和功耗，但是通过乘法电路1000-n精确计算出的较低位由位匹配电路1002作为具有大噪声分量的位而删除。因此，常规积和运算电路中所使用的乘法电路1000-n包括了用于精确计算较低位值的电路，该较低位值因为噪声分量大而被位匹配电路1002无效，所以浪费了用于精确计算较低位值的电路的面积和电路所消耗的功率。特别是在为了提高数字信号处理系统的精度而增加数据的位数或系数的位数时，会浪费电路规模和功耗。相关技术文献专利文献非专利文献1：易茹、立岩武德、浅见幸司、小林春夫，“在FPGA上使用分布积和运算电路实现延迟数字滤波器的探讨”，第二次电气学会(IEEJ)，东京分部，枥木分所/群马分所，联合论坛，2012年
技术实现思路
本专利技术要解决的技术问题为了解决上述问题而做出本专利技术，本专利技术的目的在于提供一种能够减小电路面积和功耗的运算电路。解决问题的方案本专利技术是一种运算电路，该运算电路接收数据集X[m]以及作为定点二进制数的N个系数c[n]，计算并输出M个积和运算的值z[m]，所述数据集X[m]包含M组作为定点二进制数的N个数据x[m，n]，其中，m＝1，...，M，M为不小于2的整数，n＝1，...，N，N为不小于2的整数，所述运算电路包括：LUT生成电路，被配置为在将所述N个系数c[n]两两配对时，输出针对所述对中的每一对计算出的值；以及M个分布运算电路，被配置为针对所述M组中的每一组并行计算并输出所述积和运算的值z[m]，所述积和运算的值z[m]是将所述数据集X[m]中的N个数据x[m，n]分别乘以所述N个系数c[n]并对乘积求和的结果，其中每个所述分布运算电路包括：多个二项分布运算电路，被配置为基于通过将与本电路相对应的N个数据x[m，n]两两配对而获得的值、通过将所述N个系数c[n]两两配对而获得的值、以及所述LUT生成电路所计算出的值，针对所述对中的每一对并行计算并输出将两个数据x[m，n]分别乘以两个系数c[n]并对乘积求和的二项积和运算的值；第一求和电路，被配置为对所述多个二项分布运算电路所计算出的值求和；以及位匹配电路，被配置为执行将所述第一求和电路的求和结果的小数位数与比所述小数位数小的预定小数位数相匹配的处理，并且将处理结果输出为所述积和运算的值z[m]，所述多个二项分布运算电路中的每一个包括：多个索引电路，针对所述N个数据x[m，n]中的同一对的两个值的每个位位置形成，并且被配置为针对每个位位置从包括0、所述N个系数c[n]中的同一对的两个值、以及由所述LUT生成电路根据所述系数c[n]的两个值计算出的值在内的元素值中，获得与形成所述N个数据x[m，n]中的同一对的两个值的、同一位位置中的两个值相对应的一个元素值；多个基于位位置的运算电路，被配置为对所述多个索引电路所获得的元素值执行基于位位置的运算；以及第本文档来自技高网...

【技术保护点】
1.一种运算电路，接收数据集X[m]以及作为定点二进制数的N个系数c[n]，计算并输出M个积和运算的值z[m]，所述数据集X[m]包含M组作为定点二进制数的N个数据x[m，n]，其中，m＝1，...，M，M为不小于2的整数，n＝1，...，N，N为不小于2的整数，所述运算电路包括：/nLUT生成电路，被配置为在将所述N个系数c[n]两两配对时，输出针对所述对中的每一对计算出的值；以及/nM个分布运算电路，被配置为针对所述M组中的每一组并行计算并输出所述积和运算的值z[m]，所述积和运算的值z[m]是将所述数据集X[m]中的N个数据x[m，n]分别乘以所述N个系数c[n]并对乘积求和的结果，/n其中每个所述分布运算电路包括：/n多个二项分布运算电路，被配置为基于通过将与本电路相对应的N个数据x[m，n]两两配对而获得的值、通过将所述N个系数c[n]两两配对而获得的值、以及所述LUT生成电路所计算出的值，针对所述对中的每一对并行计算并输出将两个数据x[m，n]分别乘以两个系数c[n]并对乘积求和的二项积和运算的值；/n第一求和电路，被配置为对所述多个二项分布运算电路所计算出的值求和；以及/n位匹配电路，被配置为执行将所述第一求和电路的求和结果的小数位数与比所述小数位数小的预定小数位数相匹配的处理，并且将处理结果输出为所述积和运算的值z[m]，/n所述多个二项分布运算电路中的每一个包括：/n多个索引电路，针对所述N个数据x[m，n]中的同一对的两个值的每个位位置形成，并且被配置为针对每个位位置从包括0、所述N个系数c[n]中的同一对的两个值、以及由所述LUT生成电路根据所述系数c[n]的两个值计算出的值在内的元素值中，获得与形成所述N个数据x[m，n]中的同一对的两个值的、同一位位置中的两个值相对应的一个元素值；/n多个基于位位置的运算电路，被配置为对所述多个索引电路所获得的元素值执行基于位位置的运算；以及/n第二求和电路，被配置为输出对所述多个基于位位置的运算电路所计算出的值求和的结果，作为所述二项积和运算的值，以及/n在所述多个基于位位置的运算电路之中，与本电路相对应的位位置I小于预定值Lc的基于位位置的运算电路使与本电路相对应的所述索引电路所获得的元素值的最低有效位侧的Lc-I个位无效，其中Lc为大于等于2且小于L的整数。/n...

【技术特征摘要】
【国外来华专利技术】20180105 JP 2018-0004521.一种运算电路，接收数据集X[m]以及作为定点二进制数的N个系数c[n]，计算并输出M个积和运算的值z[m]，所述数据集X[m]包含M组作为定点二进制数的N个数据x[m，n]，其中，m＝1，...，M，M为不小于2的整数，n＝1，...，N，N为不小于2的整数，所述运算电路包括：
LUT生成电路，被配置为在将所述N个系数c[n]两两配对时，输出针对所述对中的每一对计算出的值；以及
M个分布运算电路，被配置为针对所述M组中的每一组并行计算并输出所述积和运算的值z[m]，所述积和运算的值z[m]是将所述数据集X[m]中的N个数据x[m，n]分别乘以所述N个系数c[n]并对乘积求和的结果，
其中每个所述分布运算电路包括：
多个二项分布运算电路，被配置为基于通过将与本电路相对应的N个数据x[m，n]两两配对而获得的值、通过将所述N个系数c[n]两两配对而获得的值、以及所述LUT生成电路所计算出的值，针对所述对中的每一对并行计算并输出将两个数据x[m，n]分别乘以两个系数c[n]并对乘积求和的二项积和运算的值；
第一求和电路，被配置为对所述多个二项分布运算电路所计算出的值求和；以及
位匹配电路，被配置为执行将所述第一求和电路的求和结果的小数位数与比所述小数位数小的预定小数位数相匹配的处理，并且将处理结果输出为所述积和运算的值z[m]，
所述多个二项分布运算电路中的每一个包括：
多个索引电路，针对所述N个数据x[m，n]中的同一对的两个值的每个位位置形成，并且被配置为针对每个位位置从包括0、所述N个系数c[n]中的同一对的两个值、以及由所述LUT生成电路根据所述系数c[n]的两个值计算出的值在内的元素值中，获得与形成所述N个数据x[m，n]中的同一对的两个值的、同一位位置中的两个值相对应的一个元素值；
多个基于位位置的运算电路，被配置为对所述多个索引电路所获得的元素值执行基于位位置的运算；以及
第二求和电路，被配置为输出对所述多个基于位位置的运算电路所计算出的值求和的结果，作为所述二项积和运算的值，以及
在所述多个基于位位置的运算电路之中，与本电路相对应的位位置I小于预定值Lc的基于位位置的运算电路使与本电路相对应的所述索引电路所获得的元素值的最低有效位侧的Lc-I个位无效，其中Lc为大于等于2且小于L的整数。


2.根据权利要求1所述的运算电路，其中，
在所述多个基于位位置的运算电路之中，与本电路相对应的位位置I大于Lc的基于位位置的运算电路执行将I-Lc个位的0插入与本电路相对应的索引电路所获得的元素值的最低有效位侧的左移位运算，
在所述多个基于位位置的运算电路之中，与本电路相对应的位位置I小于Lc的基于位位置的运算电路执行将与本电路相对应的索引电路所获得的元素值向右移位Lc-I个位的右移位运算，以及
所述多个基于位位置的运算电路之中，与本电路相对应的位位置I与Lc一致的基于位位置的运算电路直接输出与本电路相对应的索引电路所获得的元素值。


3.根据权利要求1或2所述的运算电路，其中，
所述LUT生成电路针对N′个对中的每一对，计算通过将所述N个系数c[n]两两配对而获得的值c[2×n′-1]与c[2×n′]之和c[2×n′-1]+c[2×n′]作为值d[n′]，其中N′为不大于N/2的最大整数，n′＝1，...，N′，以及
每个所述分布运算电路接收所述数据集X[m]、从所述LUT生成电路输出的系数c[n]、以及所述LUT生成电路所计算出的值d[n′]，并且输出所述积和运算的值z[m]，所述积和运算的值z[m]是将所述数据集X[m]中的与本电路相对应的N个数据x[m，n]分别乘以所述N个系数c[n]并且对乘积求和的结果。


4.根据权利要求1至3中任一项所述的运算电路，其中，
每个所述分布运算电路还包括辅助乘法电路，所述辅助乘法电路被配置为当N为奇数时输出计算c[N]×x[m，N]的结果，以及
当N为奇数时，所述第一求和电路对所述多个二项分布运算电路所计算出的值和所述辅助乘法电路所计算出的值求和。


5.根据权利要求1至4中任一项所述的运算电路，其中，所述第二求和电路在将其他基于位位置的运算电路所计算出的值的位宽度与所述多个基于位位置的运算电路中的与最高有效位位置相对应的基于位位置的运算电路所计算出的值的位宽度相匹配之后，对所述多个基于位位置的运算电路所计算出的值求和。


6.一种运算电路，接收M个复数X[m]、以及复数系数C，计算并输出M个复数值Z[m]，所述M个复数X[m]中的每一个被划分为实部值x_real[...

【专利技术属性】
技术研发人员：川合健治，粟田亮，武井和人，饭塚公昭，
申请(专利权)人：NTT电子股份有限公司，日本电信电话株式会社，
类型：发明
国别省市：日本;JP