阵列基板以及显示面板制造技术

本申请提供一种阵列基板以及显示面板，所述阵列基板包括：多级级联设置的GOA单元以及多条时钟信号总线，所述多条时钟信号走线与相应所述多级级联设置的GOA单元电性连接；每一级所述GOA单元均包括一第一输出晶体管，所述第一输出晶体管的源极与相应所述时钟信号总线连接，所述第一输出晶体管的漏极与相应所述GOA单元的扫描信号输出端电性连接；其中，在所述多级级联设置的GOA单元中，多个所述第一输出晶体管的尺寸沿着预设方向增大，所述预设方向为任一所述时钟信号总线上的信号传递方向。本方案能够降低各级级联设置的GOA单元输出的扫描信号之间的差异，进而提高显示面板的充电均一性。

【技术实现步骤摘要】
阵列基板以及显示面板
本申请涉及显示
，具体涉及一种阵列基板以及显示面板。
技术介绍
阵列基板栅极驱动技术(GateDriveronArray，简称GOA)，是将栅极驱动电路集成在显示面板的阵列基板上，以实现逐行扫描的驱动方式，从而可以省掉栅极驱动电路部分，具有降低生产成本和实现面板窄边框设计的优点，为多种显示面板所使用。在现有的GOA电路中，各级GOA单元中的输出晶体管用于根据相应的时钟信号输出扫描信号，由于时钟信号在时钟信号总线中存在传输损耗，会造成输出波形的阻容延迟，使得扫描信号形成上升沿和下降沿，并且各级级联设置的GOA单元输出的扫描信号的上升时间以及下降时间不一致，进而导致显示面板充电不均一。
技术实现思路
本申请提供一种阵列基板以及显示面板，以解决现有技术中各级级联的GOA单元输出的扫描信号的上升时间以及下降时间不一致，进而导致显示面板充电不均一的技术问题。本申请提供一种阵列基板，其包括：多级级联设置的GOA单元以及多条时钟信号总线，所述多条时钟信号走线与相应所述多级级联设置的GOA单元电性连接；每一级所述GOA单元均包括一第一输出晶体管，所述第一输出晶体管的源极与相应所述时钟信号总线连接，所述第一输出晶体管的漏极与相应所述GOA单元的扫描信号输出端电性连接；其中，在所述多级级联设置的GOA单元中，多个所述第一输出晶体管的尺寸沿着预设方向增大，所述预设方向为任一所述时钟信号总线上的信号传递方向。在本申请提供的阵列基板中，多个所述第一输出晶体管的尺寸沿着所述预设方向依次增大。在本申请提供的阵列基板中，所述阵列基板包括多个沿列方向排布的第一GOA单元区域；每个所述第一GOA单元区域均包括至少一所述GOA单元；其中，每一所述第一GOA单元区域内的所述第一输出晶体管的尺寸相同。在本申请提供的阵列基板中，每一所述时钟信号总线的宽度沿着所述预设方向减小。在本申请提供的阵列基板中，所述多条时钟信号总线沿行方向依次排布；其中，在所述行方向上，靠近所述多级级联设置的GOA单元的所述时钟信号总线的宽度小于远离所述多级级联设置的GOA单元的所述时钟信号总线的宽度。在本申请提供的阵列基板中，所述阵列基板还包括多条时钟信号连接走线，每一级所述GOA单元均通过相应所述时钟信号连接走线与相应所述时钟信号总线连接；所述阵列基板包括多个沿列方向排布的第二GOA单元区域，每一所述第二GOA单元区域均包括多个GOA单元，所述多个GOA单元与所述多条时钟信号总线一一对应连接；其中，在任一所述第二GOA单元区域中，所述时钟信号连接走线的宽度各不相同。在本申请提供的阵列基板中，在所述多级级联设置的GOA单元中，连接同一所述时钟信号总线的所述GOA单元对应的所述时钟信号连接走线的宽度相同。在本申请提供的阵列基板中，每一级所述GOA单元还均包括一第二输出晶体管；所述第二输出晶体管的源极与相应所述时钟信号总线连接，所述第二输出晶体管的漏极与相应所述GOA单元的级联信号输出端电性连接；其中，在所述多级级联设置的GOA单元中，多个所述第二输出晶体管的尺寸沿着所述预设方向增大。在本申请提供的阵列基板中，所述第一输出晶体管和所述第二输出晶体管均为低温多晶硅薄膜晶体管或氧化物半导体薄膜晶体管。相应的，本申请还提供一种显示面板，所述显示面板包括以上任意一项所述的阵列基板。本申请提供一种阵列基板以及显示面板，该阵列基板包括多级级联设置的GOA单元以及多条时钟信号总线，所述多条时钟信号走线与相应所述GOA单元电性连接，其中，每一级GOA单元均包括一第一输出晶体管，在时钟信号总线中的信号传递方向上，通过将多个第一输出晶体管的尺寸增大，可以降低各级级联设置的GOA单元输出的扫描信号之间的差异，进而提高显示面板的充电均一性。附图说明为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本申请提供的阵列基板的第一结构示意图；图2是本申请提供的阵列基板的第二结构示意图；图3是本申请提供的GOA单元的电路结构示意图；图4是本申请提供的扫描信号的波形图；图5是本申请提供的阵列基板的第三结构示意图；图6是本申请提供的阵列基板的第四结构示意图；图7是本申请提供的阵列基板的第五结构示意图；图8是本申请提供的阵列基板的第六结构示意图；图9是本申请提供的阵列基板的第七结构示意图。具体实施方式下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在本申请的描述中，需要理解的是，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”和“第二”等的特征可以明示或者隐含地包括一个或者更多个所述特征，因此不能理解为对本申请的限制。请参阅图1，图1是本申请提供的阵列基板100的第一结构示意图。如图1所示，该阵列基板100具有显示区域101以及集成设置在显示区域101边缘上的GOA电路102。需要说明的是，本申请实施例提供的阵列基板100均以GOA电路102设置在显示区域101一侧的单侧驱动方式为例进行介绍，但不能理解为对本申请的限制。比如，在一些实施例中，也可根据实际需求采用双侧驱动或其他驱动方式。此外，本申请以下各实施例均以8个时钟信号CK1-CK8为例进行介绍，但本申请的原理同样适用于2CK、4CK、6CK等多CK信号的GOA电路。因此不能理解为对本申请的限定。具体的，请参阅图2和图3，图2是本申请提供的阵列基板的第二结构示意图，图3是本申请提供的GOA单元的结构示意图。如图2和图3所示，阵列基板包括：多级级联设置的GOA单元10以及多条时钟信号总线20；多条时钟信号走线20与相应多级级联设置的GOA单元10电性连接；每一级GOA单元10均包括一第一输出晶体管T1；第一输出晶体管T1的源极与相应时钟信号总线20连接；第一输出晶体管T1的漏极与相应GOA单元10的扫描信号输出端G(n)电性连接；其中，在多级级联设置的GOA单元10中，多个第一输出晶体管T1的尺寸沿着预设方向A增大；预设方向A为任一时钟信号总线20上的信号传递方向。需要说明的是，由于每级GOA单元10均具有较为复杂的电路结构，为了体现多级级联设置的GOA单元10中第一输出晶体管T1的尺寸大小，本申请实施例均以每级GOA单元10的尺寸大小表示第一输出晶体管T1的大小。请参阅图4，图4本文档来自技高网...

【技术保护点】
1.一种阵列基板，其特征在于，包括：多级级联设置的GOA单元以及多条时钟信号总线，所述多条时钟信号走线与相应所述多级级联设置的GOA单元电性连接；/n每一级所述GOA单元均包括一第一输出晶体管，所述第一输出晶体管的源极与相应所述时钟信号总线连接，所述第一输出晶体管的漏极与相应所述GOA单元的扫描信号输出端电性连接；其中，/n在所述多级级联设置的GOA单元中，多个所述第一输出晶体管的尺寸沿着预设方向增大，所述预设方向为任一所述时钟信号总线上的信号传递方向。/n

【技术特征摘要】
1.一种阵列基板，其特征在于，包括：多级级联设置的GOA单元以及多条时钟信号总线，所述多条时钟信号走线与相应所述多级级联设置的GOA单元电性连接；
每一级所述GOA单元均包括一第一输出晶体管，所述第一输出晶体管的源极与相应所述时钟信号总线连接，所述第一输出晶体管的漏极与相应所述GOA单元的扫描信号输出端电性连接；其中，
在所述多级级联设置的GOA单元中，多个所述第一输出晶体管的尺寸沿着预设方向增大，所述预设方向为任一所述时钟信号总线上的信号传递方向。


2.根据权利要求1所述的阵列基板，其特征在于，多个所述第一输出晶体管的尺寸沿着所述预设方向依次增大。


3.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板包括多个沿列方向排布的第一GOA单元区域；每个所述第一GOA单元区域均包括至少一所述GOA单元；
其中，每一所述第一GOA单元区域内的所述第一输出晶体管的尺寸相同。


4.根据权利要求1所述的阵列基板，其特征在于，每一所述时钟信号总线的宽度沿着所述预设方向减小。


5.根据权利要求1所述的阵列基板，其特征在于，所述多条时钟信号总线沿行方向依次排布；其中，
在所述行方向上，靠近所述多级级联设置的GOA单元的所述时钟信号总线的宽度小于远离所述多级级联设置的GOA单元的所述时钟信号总线的宽度。<...

【专利技术属性】
技术研发人员：徐志达，金一坤，
申请(专利权)人：深圳市华星光电半导体显示技术有限公司，
类型：发明
国别省市：广东;44