用于片内互联总线的时隙分裂中继设备制造技术

本发明专利技术公开了一种用于片内互联总线的时隙分裂中继设备，包括接口控制模块、缓存模块、总线控制模块及内部总线；所述控制模块和外部总线相连，外部总线包括至少一组仲裁总线和至少两组数据总线。控制模块将中继设备的多进制符号与仲裁总线的电压进行比较，若多进制符号的优先级高于仲裁总线的优先级，则将多进制符号输出至仲裁总线，发送完整多进制符号串的中继设备成为优胜者，所述优胜者将待发数据发送至数据总线。通过对仲裁时隙和数据时隙的划分，上述仲裁过程均在子时隙内进行，数据传输在子时隙或者时隙内进行传输，提升了单个时隙内数据的传输效率。本发明专利技术提供的中继设备，易于扩展，总线的仲裁效率高，总线的数据传输速率高。

【技术实现步骤摘要】
用于片内互联总线的时隙分裂中继设备
本专利技术涉及数据传输
，具体地说，涉及一种用于片内互联总线的时隙分裂中继设备。
技术介绍
随着信息产业的飞速发展，在高速率的大量数据传输中，单核处理器就显得力不从心，暴露出其局限性。正是这种前提下，从1996年斯坦福大学首次发起多核处理器研究至今，在经历了20多年的研发后。在单个片上系统可嵌入多个内核，从目前最新AMD锐龙Threadripper处理器可选配8核至32核，IntelXeonW处理器中内核数量也可高达28核。而与大众生活息息相关的手机行业中，新款移动手机，其处理器内核数量也分别增加到了6～8核之多。可见多核技术符合大众生活对电子行业的需求，又融合了未来科技发展的趋势。多核技术发展速度飞快，并且得到了但是增加嵌入内核的数量仍受到众多因素的制约，如结构、功耗、操作系统和平衡设计等等。因CPU片上模块增加而导致内部结构复杂化，设计出高效的片内总线，不仅优化CPU内部模块结构，同时也能缓解结构复杂而导致的CPU性能受阻。片内总线系统经历多种形式，分别有星型、环型和网格型总线结构。星型结构总线应用于早期的CPU内部模块连接，将内核置于星型结构中心，而向外伸出的触手则连接着其他模块除内核以外。其内部模块都要通过内核来传送信息，CPU内部模块都与CPU相连，除CPU之外相互之间无连接。虽然这种结构简单且高效，增加内核，星型总线结构则会产生变形。内核们对各自的模块进行分而治之，然而为了高效，一个内核又要与其他内核管理的模块进行连接，因此不仅丧失了总线结构优势，而且片上系统的连线的数量也混乱不堪。代替星型总线结构的是环形总线结构。它的特点是通过两种环形总线QPI和PCIe将内核和其模块无差别挂接到总线上，环形总线不仅方便各个模块之间的信息交互，不再需要从内核中转，系统延迟低等。然而增加内核数量会使得整个环形总线的圆环增大，致使延迟也增加影响系统性能，所以一个环形总线所能包含的最多总线数量被限制在了12个。并且使用系统在原先一个环形总线的基础上再并联一个环形总线来处理超过12个内核的部分。然而双环总线系统内核数量超过24个时，再加环形总线处理则系统性能降低，且环形总线结构的优势也没有得到保证。
技术实现思路
本专利技术的目的在于提供一种用于片内互联总线的时隙分裂中继设备，易于扩展，总线的仲裁效率高，总线的数据传输速率高。本专利技术公开的用于片内互联总线的时隙分裂中继设备所采用的技术方案是:一种用于片内互联总线的时隙分裂中继设备，其特征在于，包括接口控制模块和缓存模块，总线控制模块和内部总线，所述内部总线下挂多个节点设备；所述接口控制模块分别与内部所述缓存模块和外部总线连接，一条所述外部总线包括至少一组仲裁总线和至少两组数据总线；所述数据总线通过数据帧传输节点设备和上述时隙分裂中继设备的待发数据，所述仲裁总线通过仲裁帧传输节点设备和中继设备的多进制符号串，所述多进制符号包括由多个门限分隔的不同电压幅值状态；所述接口控制模块将多进制符号与所述仲裁总线上的电压进行比较，若所述多进制符号的优先级高于仲裁总线上电压的优先级，则将所述多进制符号输出到仲裁总线，而发送完整多进制符号串的接口控制模块成为优胜者，所述优胜者将待发数据发送至数据总线；需要发送待发数据的接口控制模块在时隙的开始发送多进制符号串至所述仲裁总线，所述时隙为数据总线传输一个数据帧和仲裁总线传输一个仲裁帧所需的时间间隔，所述数据总线的一个时隙可以分裂为至少两个数据子时隙，所述仲裁总线的一个时隙可以分裂为至少三个仲裁子时隙；所述接口控制模块在一个时隙的每个仲裁子时隙的开始反复向仲裁总线发送用于竞争数据子时隙或数据时隙的多进制符号串，直至在竞争中胜出或数据总线被分配完，在第一个仲裁子时隙成为优胜者的接口控制模块，若其待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第一个数据子时隙开始将待发数据发送至其中一组数据总线，并停止发送后续的多进制符号串，若其待发数据需要一个完整时隙来传输，那么在下一个时隙的开始将所述待发数据发送至其中一组数据总线，并停止发送后续的多进制符号串；在第二个仲裁子时隙成为优胜者的接口控制模块，若其待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第二个数据子时隙开始将其待发数据发送至所述其中一组数据总线，并停止发送后续的多进制符号串，若其待发数据需要一个完整时隙来传输，那么在下一个时隙的开始将所述待发数据发送至另一组空闲的数据总线，并停止发送后续的多进制符号串；在第三个仲裁子时隙成为优胜者的接口控制模块，若其待发数据只需要在一个数据子时隙内传输且所述数据总线时隙包括有三个数据子时隙，那么在下一个时隙的第三个数据子时隙开始将其待发数据发送至所述其中一组数据总线，并停止发送后续的多进制符号串，如果待发数据只需要在一个子时隙内传输且一个数据总线时隙只包括两个数据子时隙，那么在下一个时隙的第一个子时隙开始将其待发数据发送至另一组数据总线，并停止发送后续的多进制符号串，若其待发数据需要一个完整时隙来传输且还有另一组空闲的数据总线，那么在下一个时隙的开始将所述待发数据发送至所述另一组空闲的数据总线，并停止发送后续的多进制符号串，依次类推，直至数据总线被分配完，接口控制模块停止发送后续的多进制符号串，直到本时隙结束。所述用在仲裁子时隙中用于竞争数据子时隙的多进制符号串的优先级高于所述用于竞争数据时隙的多进制符号串的优先级。作为优先方案，若所述缓存模块缓存子时隙内传输的待发数据达到设定值，则所述接口控制模块将子时隙内传输的待发数据整合为时隙内传输的待发数据。作为优先方案，若所述控制模块连续成功发送待发数据的次数达到设定值，则所述控制模块降低发送多进制符号串的概率。作为优先方案，接口控制模块还包括与第2组仲裁总线的连接，如果一条外部总线还包括另一组仲裁总线，且所述另一组仲裁总线与仲裁总线具有相同时隙长度和仲裁子时隙划分，所述另一组仲裁总线与仲裁总线的时隙具有固定的相位差，所述多进制符号串一部分在所述仲裁总线上传输，另一部分在所述另一组仲裁总线上传输。作为优先方案，所述接口控制模块包括仲裁电路，仲裁电路包括逻辑线或电路，所述逻辑线或电路包括场效应管和第一比较器，所述场效应管漏极作为逻辑线或电路输入端，所述场效应管栅极与第一比较器输出端连接，所述场效应管源极作为逻辑线或电路输出端，所述第一比较器的反相输入端与场效应管源极连接，所述第一比较器同相输入端与场效应管漏极连接，若所述场效应管漏极电压高于所述场效应管源极电压，则所述第一比较器输出高电平驱动场效应管导通，所述场效应管则将输入的多进制符号进行输出，反之所述第一比较器输出低电平，所述场效应管截止。作为优先方案，所述逻辑线或电路还包括清除电路，所述清除电路包括限流电阻和开关管，所述限流电阻一端与逻辑线或输出端连接，所述限流电阻另一端与开关管输入端连接，所述开关管输出端接地，所述开关管的控制端与逻辑线或输入端的设备连接，所述设备在时隙结束时控制开本文档来自技高网...

【技术保护点】
1.一种用于片内互联总线的时隙分裂中继设备，其特征在于，包括接口控制模块和缓存模块，总线控制模块和内部总线，所述内部总线下挂多个节点设备；/n所述接口控制模块分别与内部所述缓存模块和外部总线连接，一条所述外部总线包括至少一组仲裁总线和至少两组数据总线；/n所述数据总线通过数据帧传输节点设备和上述时隙分裂中继设备的待发数据，所述仲裁总线通过仲裁帧传输节点设备和中继设备的多进制符号串，所述多进制符号包括由多个门限分隔的不同电压幅值状态；/n所述接口控制模块将多进制符号与所述仲裁总线上的电压进行比较，若所述多进制符号的优先级高于仲裁总线上电压的优先级，则将所述多进制符号输出到仲裁总线，而发送完整多进制符号串的接口控制模块成为优胜者，所述优胜者将待发数据发送至数据总线；/n需要发送待发数据的接口控制模块在时隙的开始发送多进制符号串至所述仲裁总线，所述时隙为数据总线传输一个数据帧和仲裁总线传输一个仲裁帧所需的时间间隔，所述数据总线的一个时隙可以分裂为至少两个数据子时隙，所述仲裁总线的一个时隙可以分裂为至少三个仲裁子时隙；/n所述接口控制模块在一个时隙的每个仲裁子时隙的开始反复向仲裁总线发送用于竞争数据子时隙或数据时隙的多进制符号串，直至在竞争中胜出或数据总线被分配完；/n在第一个仲裁子时隙成为优胜者的接口控制模块，若其待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第一个数据子时隙开始将待发数据发送至其中一组数据总线，并停止发送后续的多进制符号串，若其待发数据需要一个完整时隙来传输，那么在下一个时隙的开始将所述待发数据发送至其中一组数据总线，并停止发送后续的多进制符号串；/n在第二个仲裁子时隙成为优胜者的接口控制模块若其待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第二个数据子时隙开始将其待发数据发送至所述其中一组数据总线，并停止发送后续的多进制符号串，若其待发数据需要一个完整时隙来传输，那么在下一个时隙的开始将所述待发数据发送至另一组空闲的数据总线，并停止发送后续的多进制符号串；/n在第三个仲裁子时隙成为优胜者的接口控制模块，若其待发数据只需要在一个数据子时隙内传输且所述数据总线时隙包括有三个数据子时隙，那么在下一个时隙的第三个数据子时隙开始将其待发数据发送至所述其中一组数据总线，并停止发送后续的多进制符号串，如果待发数据只需要在一个子时隙内传输且一个数据总线时隙只包括两个数据子时隙，那么在下一个时隙的第一个子时隙开始将其待发数据发送至另一组数据总线，并停止发送后续的多进制符号串，若其待发数据需要一个完整时隙来传输且还有另一组空闲的数据总线，那么在下一个时隙的开始将所述待发数据发送至所述另一组空闲的数据总线，并停止发送后续的多进制符号串；/n依次类推，直至数据总线被分配完，接口控制模块停止发送后续的多进制符号串，直到本时隙结束；/n所述用在仲裁子时隙中用于竞争数据子时隙的多进制符号串的优先级高于所述用于竞争数据时隙的多进制符号串的优先级。/n...

【技术特征摘要】
1.一种用于片内互联总线的时隙分裂中继设备，其特征在于，包括接口控制模块和缓存模块，总线控制模块和内部总线，所述内部总线下挂多个节点设备；
所述接口控制模块分别与内部所述缓存模块和外部总线连接，一条所述外部总线包括至少一组仲裁总线和至少两组数据总线；
所述数据总线通过数据帧传输节点设备和上述时隙分裂中继设备的待发数据，所述仲裁总线通过仲裁帧传输节点设备和中继设备的多进制符号串，所述多进制符号包括由多个门限分隔的不同电压幅值状态；
所述接口控制模块将多进制符号与所述仲裁总线上的电压进行比较，若所述多进制符号的优先级高于仲裁总线上电压的优先级，则将所述多进制符号输出到仲裁总线，而发送完整多进制符号串的接口控制模块成为优胜者，所述优胜者将待发数据发送至数据总线；
需要发送待发数据的接口控制模块在时隙的开始发送多进制符号串至所述仲裁总线，所述时隙为数据总线传输一个数据帧和仲裁总线传输一个仲裁帧所需的时间间隔，所述数据总线的一个时隙可以分裂为至少两个数据子时隙，所述仲裁总线的一个时隙可以分裂为至少三个仲裁子时隙；
所述接口控制模块在一个时隙的每个仲裁子时隙的开始反复向仲裁总线发送用于竞争数据子时隙或数据时隙的多进制符号串，直至在竞争中胜出或数据总线被分配完；
在第一个仲裁子时隙成为优胜者的接口控制模块，若其待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第一个数据子时隙开始将待发数据发送至其中一组数据总线，并停止发送后续的多进制符号串，若其待发数据需要一个完整时隙来传输，那么在下一个时隙的开始将所述待发数据发送至其中一组数据总线，并停止发送后续的多进制符号串；
在第二个仲裁子时隙成为优胜者的接口控制模块若其待发数据只需要在一个数据子时隙内传输，那么在下一个时隙的第二个数据子时隙开始将其待发数据发送至所述其中一组数据总线，并停止发送后续的多进制符号串，若其待发数据需要一个完整时隙来传输，那么在下一个时隙的开始将所述待发数据发送至另一组空闲的数据总线，并停止发送后续的多进制符号串；
在第三个仲裁子时隙成为优胜者的接口控制模块，若其待发数据只需要在一个数据子时隙内传输且所述数据总线时隙包括有三个数据子时隙，那么在下一个时隙的第三个数据子时隙开始将其待发数据发送至所述其中一组数据总线，并停止发送后续的多进制符号串，如果待发数据只需要在一个子时隙内传输且一个数据总线时隙只包括两个数据子时隙，那么在下一个时隙的第一个子时隙开始将其待发数据发送至另一组数据总线，并停止发送后续的多进制符号串，若其待发数据需要一个完整时隙来传输且还有另一组空闲的数据总线，那么在下一个时隙的开始将所述待发数据发送至所述另一组空闲的数据总线，并停止发送后续的多进制符号串；
依次类推，直至数据总线被分配完，接口控制模块停止发送后续的多进制符号串，直到本时隙结束；
所述用在仲裁子时隙中用于竞争数据子时隙的多进制符号串的优先级高于所述用于竞争数据时隙的多进制符号串的优先级。

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：联合华芯电子有限公司，
类型：发明
国别省市：广东;44