适用于GaN器件的低延时高侧驱动电路制造技术

本发明专利技术公开了一种适用于GaN器件的低延时高侧驱动电路，该电路包括低延时高压电平移位电路和输出驱动电路；低压输入数据首先进入低延时高压电平移位电路，得到低电位浮动的驱动数据Din进入输出驱动电路，经驱动放大得到具有较大驱动能力的输出信号HO；所述低延时高压电平移位电路，需要使用低压地VSS和浮动地SW两组地电位，所述输出驱动电路只需要使用浮动地SW。本发明专利技术所提供用于GaN器件的低延时高侧驱动电路通过正反馈驱动电流增强技术减小电平移位电路的延迟，并可以根据负载大小和输入控制脉冲的频率自适应调整驱动电流最大程度上提高效率，可以广泛应用于各类栅驱动芯片中。

【技术实现步骤摘要】
适用于GaN器件的低延时高侧驱动电路
本专利技术涉及一种用于半桥栅驱动芯片的高侧驱动电路，属于集成电路

技术介绍
在智能电网、移动通信以及新能源汽车等新兴产业的牵引下，电力电子应用系统要求进一步提高系统的效率、小型化和增加功能，特别要求电路应用在尺寸、质量、功率和效率之间的权衡，比如服务器电源管理、电池充电器和太阳能电场的微逆变器。上述应用要求电力电子系统在设计效率>95％的同时，还具有高的功率密度(>500W/in3，即30.5W/cm3)、高比功率(10kW/磅,22kW/kg)和高总负载点(>1000W)。随着超结MOSFET和绝缘栅双极晶体管(IGBT)的出现和应用普及，特别是以SiC和GaN为代表的宽禁带功率半导体器件的兴起，新一代电力电子应用系统对功率半导体器件驱动技术要求日益提高，这其中最核心的因素就是对功率半导体器件功能进行控制的高压栅驱动芯片。新一代电力电子整机系统对高压栅驱动芯片的驱动速度、智能化提出了更高的需求，从而进一步提高整机可靠性，并降低整机系统设计复杂度。图1示出了电力电子应用系统中最常用的典型高压半桥栅驱动芯片及应用系统电路框图。如图1所示，典型半桥驱动电路分为高侧和低侧两路通道驱动电路，高侧驱动电路采用自举升压的方式实现信号传输控制，两路低压输入HI和LI，分别进入高侧和低侧两路通道。在低侧LI输入高电平期间，LO输出高电平，开关ML导通，开关节点(SW)被下拉至地，此时VDD通过自举二极管给自举电容充电使得自举电容两端电压差接近VDD。当高侧HI输入高电平期间，HO输出高电平，高侧管MH开启，开关节点电压上升至VH，即SW上升至VH。由于自举电容两端电压不变，故自举电压轨HB被自举到SW+VDD。高侧电路始终保持VHB–SW≈VDD。由于半桥输出控制信号HO和LO直接驱动功率开关MH和ML的栅端，HO和LO必须具备比较大的驱动电流，该驱动电流分别用半桥芯片内部的输出驱动H和输出驱动L电路提供。图1电路中，低压输入HI信号传输到HO输出全部由高侧驱动电路完成。典型高侧驱动电路结构如图2所示，该电路结构来自美国专利US5552731，电路由高压电平移位电路、RS触发器和输出驱动电路构成，采用差分信号传输技术，以提高共模抑制能力。由于高低侧驱动电路之间有高低压隔离区，高压电平移位电路用于将低压输入HI信号传输给高侧输出驱动电路。在典型BCD工艺中，高压电平移位电路必须使用耐高压的LDMOS来实现信号传输，而高压LDMOS存在很大的寄生电容，严重限制图2所示电路的信号处理速度，采用该技术的650V高侧驱动电路的速度通常被限制在200KHz以下，无法满足以GaN和SiC为代表的宽禁带功率器件超过MHz的处理速度要求。因此很有必要对图2电路的延时特性进行优化，提供一种低延时高速高侧驱动电路。此外，现有的半桥栅驱动芯片当被设计定型之后，其高侧输出控制信号HO的输出驱动能力将被固化。在实际应用中，为防止HO输出电流对功率开关MH的栅端造成损坏，通常在HO输出端串接一个电阻，以抑制栅端电压过冲影响。当MH的栅端等效电容较大时，串接保护电阻需要比较小，反之需要较大串接保护电阻。而比较大的串接保护电阻会带来2个问题，一是电阻上的开关损坏变大，降低驱动电路的效率；二是增加了驱动延时，最终降低系统开关频率。此外，使用串接保护电阻还会增加设计工程师的设计工作量，并且降低整机系统的可靠性。因此，很有必要提供一种可根据功率开关管的栅电容大小自动调节驱动电流大小的输出驱动电路，从而提高整体高侧驱动电路的效率。基于此，本专利技术针对GaN和SiC为代表的宽禁带功率器件的栅驱动应用需求，提供一种具有低延时和高效率的高侧驱动电路。
技术实现思路
本专利技术的目的是克服现有技术中存在的不足，提供一种用于半桥栅驱动芯片的高侧驱动电路，是一种适用于GaN器件的低延时高效率的高侧驱动电路。按照本专利技术提供的技术方案，所述的适用于GaN器件的低延时高侧驱动电路包括：依次连接的低延时高压电平移位电路和输出驱动电路；低压输入数据进入低延时高压电平移位电路，得到低电位浮动的驱动数据Din再进入输出驱动电路，经驱动放大得到具有驱动能力的输出控制信号HO；所述低延时高压电平移位电路需要使用低压地VSS和浮动地SW两组地电位，所述输出驱动电路只需要使用浮动地SW；所述输出驱动电路的输入端还连接触发控制时钟信号Clk-ctrl和上电信号Start-up，输出驱动电路的驱动能力受触发控制时钟信号Clk-ctrl和上电信号Start-up控制。具体的，所述低延时高压电平移位电路包括：高压LDMOS晶体管MD1、高压LDMOS晶体管MD2、保护二极管D1、保护二极管D2、电阻R3、电阻R4、电阻R1、电阻R2、耦合MOS管M1、耦合MOS管M2、速度增强晶体管Me1、速度增强晶体管Me2、误差迟滞过滤电路和信号翻转检测电路；其中，高压LDMOS晶体管MD1和高压LDMOS晶体管MD2的源端接低压地VSS；高压LDMOS晶体管MD1的漏端同时连接到耦合MOS管M1的源端、保护二极管D1的阳极、电阻R3的下端和耦合MOS管M2的栅端；高压LDMOS晶体管MD2的漏端同时连接到耦合MOS管M2的源端、保护二极管D2的阳极、电阻R4的下端和耦合MOS管M1的栅端；耦合MOS管M1的漏端连接到电阻R1的上端，还连接到误差迟滞过滤电路的数据输入P端LSP和速度增强晶体管Me1的漏端；耦合MOS管M2的漏端连接到电阻R2的上端，还连接到误差迟滞过滤电路的数据输入N端LSN和速度增强晶体管Me2的漏端；电阻R1和电阻R2的下端接浮动地SW；误差迟滞过滤电路的输出为驱动数据Din，驱动数据Din同时还连接信号翻转检测电路的输入端；信号翻转检测电路的2个输出端分别连接速度增强晶体管Me1和速度增强晶体管Me2的栅端；保护二极管D1的阴极、保护二极管D2的阴极、电阻R3的上端、电阻R4的上端、速度增强晶体管Me1的源端和速度增强晶体管Me2的源端同时连接到高压电源电压。具体的，所述误差迟滞过滤电路包括结构相同的P端电路和N端电路，P端电路包括：P端耦合反相器、P端去毛刺电路、P端或门、P端数据选择器，N端电路则包括与之相同结构的：N端耦合反相器、N端去毛刺电路、N端或门和N端数据选择器；其中P端电路的连接关系为：P端去毛刺电路内部包括3个两输入与非门和一个两输入或门，第一与非门的第一输入端连接输入信号，第一与非门的第二输入端连接第一或门的输出端，第一与非门的输出端连接第三与非门的第一输入端，第三与非门的第二输入端连接第二与非门的输出端，第三与非门的输出端连接第一或门的第二输入端、第二与非门的第一输入端以及P端数据选择器的控制端口C，P端或门的第二输入端连接P端数据选择器的第一数据端口S0，P端或门的输出端连接P端数据选择器的第二数据端口S1；对P端电路而言，上述输入信号是信号HIP，对N端电路而言，上述输入信号是信号HIN；同时，信号HIP经过P端耦合反相器连接P端或门的第一输入端，以及N端电路中第本文档来自技高网...

【技术保护点】
1.适用于GaN器件的低延时高侧驱动电路，其特征是，包括：依次连接的低延时高压电平移位电路(1)和输出驱动电路(2)；低压输入数据进入低延时高压电平移位电路(1)，得到低电位浮动的驱动数据Din再进入输出驱动电路(2)，经驱动放大得到具有驱动能力的输出控制信号HO；所述低延时高压电平移位电路(1)需要使用低压地VSS和浮动地SW两组地电位，所述输出驱动电路(2)只需要使用浮动地SW；所述输出驱动电路(2)的输入端还连接触发控制时钟信号Clk-ctrl和上电信号Start-up，输出驱动电路(2)的驱动能力受触发控制时钟信号Clk-ctrl和上电信号Start-up控制。/n

【技术特征摘要】
1.适用于GaN器件的低延时高侧驱动电路，其特征是，包括：依次连接的低延时高压电平移位电路(1)和输出驱动电路(2)；低压输入数据进入低延时高压电平移位电路(1)，得到低电位浮动的驱动数据Din再进入输出驱动电路(2)，经驱动放大得到具有驱动能力的输出控制信号HO；所述低延时高压电平移位电路(1)需要使用低压地VSS和浮动地SW两组地电位，所述输出驱动电路(2)只需要使用浮动地SW；所述输出驱动电路(2)的输入端还连接触发控制时钟信号Clk-ctrl和上电信号Start-up，输出驱动电路(2)的驱动能力受触发控制时钟信号Clk-ctrl和上电信号Start-up控制。


2.根据权利要求1所述的适用于GaN器件的低延时高侧驱动电路，其特征是，所述低延时高压电平移位电路(1)包括：高压LDMOS晶体管MD1、高压LDMOS晶体管MD2、保护二极管D1、保护二极管D2、电阻R3、电阻R4、电阻R1、电阻R2、耦合MOS管M1、耦合MOS管M2、速度增强晶体管Me1、速度增强晶体管Me2、误差迟滞过滤电路(101)和信号翻转检测电路(102)；
其中，高压LDMOS晶体管MD1和高压LDMOS晶体管MD2的源端接低压地VSS；高压LDMOS晶体管MD1的漏端同时连接到耦合MOS管M1的源端、保护二极管D1的阳极、电阻R3的下端和耦合MOS管M2的栅端；高压LDMOS晶体管MD2的漏端同时连接到耦合MOS管M2的源端、保护二极管D2的阳极、电阻R4的下端和耦合MOS管M1的栅端；耦合MOS管M1的漏端连接到电阻R1的上端，还连接到误差迟滞过滤电路(101)的数据输入P端LSP和速度增强晶体管Me1的漏端；耦合MOS管M2的漏端连接到电阻R2的上端，还连接到误差迟滞过滤电路(101)的数据输入N端LSN和速度增强晶体管Me2的漏端；电阻R1和电阻R2的下端接浮动地SW；误差迟滞过滤电路(101)的输出为驱动数据Din，驱动数据Din同时还连接信号翻转检测电路(102)的输入端；信号翻转检测电路(102)的2个输出端分别连接速度增强晶体管Me1和速度增强晶体管Me2的栅端；保护二极管D1的阴极、保护二极管D2的阴极、电阻R3的上端、电阻R4的上端、速度增强晶体管Me1的源端和速度增强晶体管Me2的源端同时连接到高压电源电压。


3.根据权利要求2所述的适用于GaN器件的低延时高侧驱动电路，其特征是，所述误差迟滞过滤电路(101)包括结构相同的P端电路和N端电路，P端电路包括：P端耦合反相器(1P1)、P端去毛刺电路(1P2)、P端或门(1P3)、P端数据选择器(MUXP)，N端电路则包括与之相同结构的：N端耦合反相器(1N1)、N端去毛刺电路(1N2)、N端或门(1N3)和N端数据选择器(MUXN)；其中P端电路的连接关系为：P端去毛刺电路(1P2)内部包括3个两输入与非门和一个两输入或门，第一与非门的第一输入端连接输入信号，第一与非门的第二输入端连接第一或门的输出端，第一与非门的输出端连接第三与非门的第一输入端，第三与非门的第二输入端连接第二与非门的输出端，第三与非门的输出端连接第一或门的第二输入端、第二与非门的第一输入端以及P端数据选择器(MUXP)的控制端口C，P端或门(1P3)的第二输入端连接P端数据选择器(MUXP)的第一数据端口S0，P端或门(1P3)的输出端连接P端数据选择器(MUXP)的第二数据端口S1；
对P端电路而言，上述输入信号是信号HIP，对N端电路而言，上述输入信号是信号HIN；同时，信号HIP经过P端耦合反相器(1P1)连接P端或门(1P3)的第一输入端，以及N端电路中第一或门的第一输入端和第二与非门的第二输入端；信号HIN经过N端耦合反相器(1N1)连接N端或门(1N3)的第一输入端，以及P端电路第一或门的第一输入端和第二与非门的第二输入端；P端数据选择器(MUXP)的输出端口D输出信号LSP，N端数据选择器(MUXN)的D端输出信号LSN。


4.根据权利要求1所述的适用于GaN器件的低延时高侧驱动电路，其特征是，所述输出驱动电路(2)包括：输入P端反相器链、n个P端输出反相器、n个P端输出PMOS管、n个P端输出反相器控制开关、输入N端反相器链、n个N端输出反相器、n个N端输出NMOS管、n个N端输出反相器控制开关、采样开关SW、输入数据开关Kin、测试数据开关Kcal、高速比较器阵列(201)、误差过滤电路(202)、负载判别电路(203)、驱动电流选择电路(204)、输入脉冲频率判别电路(205)和控制器电路(206)；
所述P端反相器链是k个级联的P端输入缓冲反相器，k个反相器的驱动能力从前级到后级逐步增大；所述N端反相器链包含k-1个级联的N端输入缓冲反相器和一个连接在最前极反相器之前的延迟单元，k-1个反相器的驱动能力从前级到后级逐步增大；所述延迟单元的延迟时间必须等于最前端P端输入缓冲反相器的延时时间；所述P端反相器链的输出同时连接到n个P端输出反相器控制开关的左侧，N端反相器链的输出同时连接到n个N端输出反相器控制开关的左侧；所述P端反相器链和N端反相器链的输入端相连，并连接到输入数据开关Kin和测试数据开关Kcal的右侧；其中，n为自然数，k为大于1的自然数；
所述n个P端输出反相器控制开关的右侧分别连接n个P端输出PMOS管的栅端，n个N端输出反相器控制开关的右侧分别连接n个N端输出NMOS管的栅端；所述n个P端输出PMOS管的源端同时连接到电源电压，n个N端输出NMOS管的源端同时连接到地，n个P端输出PMOS管的漏端同时连接到n个N端输出NMOS管的漏端和驱动电路输出端，即输出控制信号HO的端口；
所述输出控制信号HO经采样开关SW采样后进入高速比较器阵列(201)，与n个参考电压进行比较...

【专利技术属性】
技术研发人员：陈珍海，吴勇，何宁业，汪礼，许媛，宁仁霞，王东，鲍婕，吕海江，
申请(专利权)人：黄山学院，西安电子科技大学芜湖研究院，
类型：发明
国别省市：安徽;34