【技术实现步骤摘要】
光电集成器件及其制备方法
本专利技术涉及集成电路
，特别涉及一种光电集成器件及其制备方法。
技术介绍
随着光通信技术的不断发展，单片光电集成为未来计算机和通信领域高性能、低功耗光电集成电路的重要解决方案。在光学器件、电学器件以及光电集成领域，Ⅲ-Ⅴ族半导体材料已经有了相当广泛的应用，但是，其与现有的Si工艺不兼容、生产成本高和工艺周期较长，制约着其进一步的发展。因此，寻找与当前Si工艺相兼容，光电性能良好的新材料成为半导体领域关注的新热点。Ge与Si同属IV族半导体，与Si工艺兼容。同时，其间接带隙禁带宽度为0.664eV，直接带隙禁带宽度为0.8eV，二者能量差仅为136meV。这样的能带结构稍加改性，极有可能演绎出单片光电集成所需要的材料。而事实上也确实如此，研究表明，通过改性作用，间接带隙型Ge半导体可转化为直接带隙型改性Ge。直接带隙型改性Ge相较于Ge半导体，载流子辐射复合效率高，应用于发光器件(如LED、激光器)时器件发光效率显著提升；改性Ge由于其能级分裂、有效质量减小，载流子迁移率相较Ge载流子...
【技术保护点】
1.一种光电集成器件的制备方法，其特征在于，包括：/n选取衬底；/n在所述衬底上生长p掺杂Ge埋层；/n在所述p掺杂Ge埋层上依次生长第一本征Ge层、本征GeSn层和第二本征Ge层；/n在所述第二本征Ge层上依次生长n掺杂Ge层、n掺杂Si层和保护层；/n刻蚀第一指定区域的所述保护层、所述n掺杂Si层、所述n掺杂Ge层和所述第二本征Ge层，形成LED及探测器的负电极区域；/n刻蚀第二指定区域的所述本征GeSn层和所述第一本征Ge层，形成LED和探测器的正电极区域、锥形波导及所述锥形波导两侧的隔离沟槽；/n在所述隔离沟槽中生长隔离层并刻蚀所述隔离层；/n在所述锥形波导上生长覆...
【技术特征摘要】
1.一种光电集成器件的制备方法，其特征在于，包括：
选取衬底；
在所述衬底上生长p掺杂Ge埋层；
在所述p掺杂Ge埋层上依次生长第一本征Ge层、本征GeSn层和第二本征Ge层；
在所述第二本征Ge层上依次生长n掺杂Ge层、n掺杂Si层和保护层；
刻蚀第一指定区域的所述保护层、所述n掺杂Si层、所述n掺杂Ge层和所述第二本征Ge层，形成LED及探测器的负电极区域；
刻蚀第二指定区域的所述本征GeSn层和所述第一本征Ge层，形成LED和探测器的正电极区域、锥形波导及所述锥形波导两侧的隔离沟槽；
在所述隔离沟槽中生长隔离层并刻蚀所述隔离层；
在所述锥形波导上生长覆盖层；
在所述覆盖层的表面以及所述覆盖层和所述锥形波导的侧面生长压应力氮化硅膜；
在所述探测器的正负电极区域的表面和所述探测器的负电极区域的侧面生长张应力氮化硅膜；
在所述LED的正负电极区域和所述张应力氮化硅膜上生长金属并刻蚀形成金属电极，最终制备出所述光电集成器件。
2.如权利要求1所述的方法，其特征在于，在所述p掺杂Ge埋层上依次生长第一本征Ge层、本征GeSn层和第二本征Ge层，包括：
在275℃～325℃温度下，利用CVD工艺在所述p掺杂Ge埋层上生长厚度为40～50nm的第一本征Ge层；
在350℃温度下，利用减压CVD工艺在所述第一本征Ge层上生长厚度为250nm的本征GeSn层；其中，所述本征GeSn层中Sn组份的含量为8％；
在275℃～325℃温度下，利用CVD工艺在所述本征GeSn层上生长厚度为40～50nm的第二本征Ge层。
3.如权利要求1所述的方法，其特征在于，在所述第二本征Ge层上依次生长n掺杂Ge层、n掺杂Si层和保护层，包括：
在160℃温度下，利用CVD工艺在所述第二本征Ge层上生长厚度为100nm、掺杂浓度为3×1019cm-3的n掺杂Ge层；
在275℃～325℃温度下，利用CVD工艺在所述n掺杂Ge层上生长厚度为100nm、掺杂浓度为1020cm-3的n掺杂Si层；
利用LPCVD工艺在所述n掺杂Si层上生长厚度为10nm的SiO2保护层。
4.如权利要求1所述的方法，其特征在于，刻蚀第一指定区域的所述保护层、所述n掺杂Si层、所述n掺杂Ge层和所述第二本征Ge层分别形成LED及探测器的负电极区域，包括：
利用干法刻蚀工艺，采用HF刻蚀第一指定区域的所述保护层和所述n掺杂Si层；
利用干法刻蚀工艺，采用浓度比为1：2.5：10的HF：HNO3：CH3COOH，继续刻蚀第一指定区域的所述n...
【专利技术属性】
技术研发人员：薛磊，
申请(专利权)人：西安科锐盛创新科技有限公司，
类型：发明
国别省市：陕西;61
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