电容性半导体元件制造技术

本发明专利技术的目的在于提供一种电容性半导体元件。电容性半导体元件(1)包括硅衬底(Sub)和层叠在硅衬底(Sub)的表面上的配线区域(LA)，其中，配线区域(LA)具有电容性区域(CR)；硅衬底(Sub)包括：阱区域(P型阱)；STI区域，其形成在硅衬底(Sub)的表面上，并与阱区域(P型阱)及配线区域(LA)相接；以及硅区域(D)，其形成在硅衬底(Sub)的表面上，且在STI区域以外的区域，与阱区域(P型阱)及配线区域(LA)相接，硅区域(D)包括极性与阱区域(P型阱)相反的杂质。根据本发明专利技术，能够减少干扰对电容性区域的影响。

【技术实现步骤摘要】
电容性半导体元件
本专利技术涉及一种电容性半导体元件。
技术介绍
在集成电路领域中，已有使用Metal-Oxide-Metal(MOM)(金属-氧化物-金属)电容或Metal-Insulator-Metal(MIM)(金属-绝缘体-金属)电容(例如专利文献1：美国专利第8198698号说明书)，其是通过接线电容来形成。为了提高接线电容的电容值精度，例如在MOM的下方的硅衬底上配置虚拟器件图案。例如设置虚拟器件图案在衬底表面上，以满足STI和阱区域上的预设密度。但是，存在着在MOM的配线区域与在硅衬底中的阱区域之间产生寄生电容的情况。在发生寄生电容时，存在接地(GND)的干扰影响，例如从与GND接线连接的P型阱传入的干涉影响的可能性。即，MOM电容易受到干扰的影响。
技术实现思路
本专利技术是鉴于上述情况而完成的，其目的在于提供一种能够减少干扰影响的电容性半导体元件。本专利技术的第1实施例中提供一种电容性半导体元件，其包括：阱区域，其设置在所述硅衬底中；STI区域，其设置在所述硅衬底中且露出于所述硅衬底表面，并本文档来自技高网...

【技术保护点】
1.一种电容性半导体元件，其特征在于，包括：/n硅衬底；/n阱区域，其设置在所述硅衬底中；/nSTI区域，其设置在所述硅衬底中且露出于所述硅衬底表面，并与所述阱区域相邻；/n硅区域，其设置在所述硅衬底中并露出于所述硅衬底表面，且与所述STI区域及所述阱区域相邻，所述硅区域未连接于电性接点，所述电性接点是设置于所述硅衬底上，其中，所述硅区域包括极性与所述阱区域相反的杂质；/n配线区域，其层叠在所述硅衬底的表面上，并于所述STI区域及所述硅区域相接，其中，所述配线区域具有电容性区域。/n

【技术特征摘要】
1.一种电容性半导体元件，其特征在于，包括：
硅衬底；
阱区域，其设置在所述硅衬底中；
STI区域，其设置在所述硅衬底中且露出于所述硅衬底表面，并与所述阱区域相邻；
硅区域，其设置在所述硅衬底中并露出于所述硅衬底表面，且与所述STI区域及所述阱区域相邻，所述硅区域未连接于电性接点，所述电性接点是设置于所述硅衬底上，其中，所述硅区域包括极性与所述阱区域相反的杂质；
配线区域，其层叠在所述硅衬底的表面上，并于所述STI区域及所述硅区域相接，其中，所述配线区域具有电容性区域。


2.根据权利要求1所述的电容性半导体元件，其特征在于：所述硅衬底还包括外延区域，所述外延区域形成在所述硅区域与所述阱区域之间，所述外延区域的极性与所述硅区域相同，所述外延区域的杂质浓度相对于所述硅区域较低。


3.根据权利要求1至2中任一项所述的电容性半导体元件，其特征在于：所述阱区域包括第一阱区域及第二阱区域，所述第一阱区域与所述第二阱区域互相分离且具有不同极性，其中，所述第一阱区域未连接于所述电性接点。


4.根据权利要求3所述的电容性半导体...

【专利技术属性】
技术研发人员：田矢真敏，川村昌靖，夏目秀隆，藤井康博，
申请(专利权)人：合肥晶合集成电路有限公司，
类型：发明
国别省市：安徽;34