用于在存储器系统中编码和解码数据的方法和装置制造方法及图纸

一种解码电路，包括Bose‑Chaudhuri‑Hocquenghem(BCH)解码器。BCH解码器包括用于基于BCH编码字来生成校正子的校正子级、对校正子执行Berlekamp‑Massey(BM)算法以生成错误位置多项式(ELP)系数的Berlekamp‑Massey级、使用快速傅立叶变换(FFT)对ELP系数执行Chien搜索以生成错误位和迭代信息的Chien级、以及被配置为基于迭代信息将错误位重新排序为按顺序的帧修复器级。BCH解码器使用重新排序的错误位解码BCH编码字。

【技术实现步骤摘要】
用于在存储器系统中编码和解码数据的方法和装置
本专利技术构思的示例性实施例涉及用于在存储器系统中编码和解码数据的方法和装置。
技术介绍
NAND快闪存储器是电可擦除可编程只读存储器(ElectricallyErasableAndProgrammableReadOnlyMemory，EEPROM)的一个示例。通过使用其中多个存储器单元彼此串联的NAND单元组(cellunit)，NAND快闪存储器可以在小芯片区域中存储大量信息。当在存储器设备处存储数据并且从存储器设备读取所存储的数据时，可能会出现错误。各种错误校正码可以用来检测和校正这样的错误。错误校正码可以包括Reed-Solomon(RS)码、Bose-Chaudhuri-Hocquenghem(BCH)码、低密度奇偶校验(LowDensityParityCheck，LDPC)码等。
技术实现思路
根据本专利技术构思的示例性实施例，提供了一种包括Bose-Chaudhuri-Hocquenghem(BCH)解码器的解码电路。BCH解码器包括用于基于BCH编码字来生成校正子(syndrome)的校正子级(stage)、对校正子执行Berlekamp-Massey(BM)算法以生成错误位置多项式(ErrorLocationPolynomial，ELP)系数的Berlekamp-Massey级、使用快速傅立叶变换(FastFourierTransform，FFT)对ELP系数执行Chien搜索以生成错误位和迭代信息的Chien级、以及被配置为基于迭代信息将错误位重新排序为按顺序的帧修复器级。BCH解码器使用重新排序的错误位解码BCH编码字。根据本专利技术构思的示例性实施例，提供了一种对Bose-Chaudhuri-Hocquenghem(BCH)编码字进行解码的方法。该方法包括：基于BCH编码字来生成校正子；对校正子执行Berlekamp-Massey算法以生成错误位置多项式(ELP)系数；使用快速傅立叶变换(FFT)对ELP系数执行Chien搜索，以生成错误位和迭代信息；基于迭代信息将错误位重新排序为按顺序的；以及使用重新排序的错误位解码BCH编码字。根据本专利技术构思的示例性实施例，提供了一种包括Bose-Chaudhuri-Hocquenghem(BCH)解码器的解码电路。BCH解码器包括：校正子级，用于基于BCH编码字来生成校正子；Berlekamp-Massey级，对校正子执行Berlekamp-Massey算法，以生成错误位置多项式(ELP)系数；第一快速傅立叶变换(FFT)级，对ELP系数迭代地执行第一FFT运算，以生成第一结果；第二FFT级，对第一结果迭代地执行第二FFT运算，以生成第二结果；以及逻辑电路，被配置为从第二结果生成错误位。BCH解码器使用错误位解码BCH编码字。附图说明通过参考附图详细描述本专利技术构思的示例性实施例，本专利技术构思将变得更加显而易见，其中：图1示出了示出根据本专利技术构思的示例性实施例的存储器系统的示图；图2A示出了根据本专利技术构思的示例性实施例的SBCH编码器的高级框图；图2B示出了可以由SBCH编码器输出的编码数据；图3示出了根据本专利技术构思的示例性实施例的SBCH解码器的高级框图；图4示出了可以在SBCH解码器中使用的根据本专利技术构思的示例性实施例的输出缓冲器；图5示出了可以在SBCH解码器中使用的根据本专利技术构思的示例性实施例的输出缓冲器；图6示出了根据本专利技术构思的示例性实施例的SBCH编码器的BCH解码器；图7示出了根据本专利技术构思的示例性实施例的BCH解码器的BM级；图8示出了根据本专利技术构思的示例性实施例的BCH解码器的BM级；图9示出了根据本专利技术构思的示例性实施例的BM级的一部分；和图10示出了根据本专利技术构思的示例性实施例的BCH解码器的CS级。具体实施方式现在将参考附图更全面地描述示例实施例。可以体现许多替代形式，并且示例实施例不应该被解释为限于本文阐述的示例实施例。在附图中，相同的附图标记指代相同的元件。将理解，当一个元件被称为“连接”或“耦合”到另一个元件时，它可以直接连接或者耦合到另一个元件，或者可以存在中介元件。如本文所使用的，单数形式“一”和“该”旨在也包括复数形式，除非上下文另外清晰指出。除非另外特别说明，或者从讨论中显而易见，诸如“处理”或“运算”或“计算”或“确定”或“显示”等的术语指代计算机系统或类似电子计算设备的动作和过程，其将表示为计算机系统的寄存器和存储器内的物理、电子量的数据操纵和变换为类似地表示为计算机系统存储器或寄存器或者其他这样的信息存储、传输或显示设备内的物理量的其他数据。在以下描述中，将参考操作的动作和符号表示(例如，以流程图、流程示图、数据流程示图、结构示图、框图等的形式)来描述说明性实施例，其中该操作可以实施为包括例程、程序、对象、组件、数据结构等的程序模块或功能过程，其执行特定任务或实施特定的抽象数据类型，并且可以使用现有电子系统(例如，非易失性存储器通用快闪存储器、通用快闪存储器控制器、非易失性存储器和存储器控制器、数字自动对焦相机、个人数字助理(PersonalDigitalAssistant，PDA)、智能手机、平板个人计算机(PersonalComputer，PC)、膝上型计算机等)中的现有硬件而实施。这样的现有硬件可以包括一个或多个中央处理器(CentralProcessingUnit，CPU)、数字信号处理器(DigitalSignalProcessor，DSP)、专用集成电路(Application-Specific-Integrated-Circuit，ASIC)、现场可编程门阵列(FieldProgrammableGateArray，FPGA)计算机等。虽然流程图可以将操作描述为顺序过程，但是许多操作可以被并行、并发或同时执行。此外，操作的次序可以被重新排列。过程可以在其操作完成时被终止，但也可以具有附图中未包括的附加步骤。过程可以对应于方法、函数、过程、子例程、子程序等。当过程对应于函数时，它的终止可以对应于函数返回到调用函数或主函数。如本文所公开的，术语“存储介质”、“计算机可读存储介质”或“非暂时性计算机可读存储介质”可以表示用于存储数据的一个或多个设备，包括只读存储器(ReadOnlyMemory，ROM)、随机存取存储器(RandomAccessMemory，RAM)、磁RAM、核心存储器、磁盘存储介质、光存储介质、快闪存储器设备和/或用于存储信息的其他有形机器可读介质。术语“计算机可读介质”可以包括但不限于便携式或固定存储设备，光学存储设备，以及能够存储、包含或携带(多个)指令和/或数据的各种其他介质。此外，示例实施例可以通过硬件、软件、固件、中间件、微码、硬件描述语言、或其任何组合而实施。当以软件、固件、中间件或微码实施时，执行必要任务的程序代码或代码段可以被存储在机器或本文档来自技高网...

【技术保护点】
1.一种解码电路，包括：/nBose-Chaudhuri-Hocquenghem BCH解码器，包括：/n校正子级，用于基于BCH编码字来生成校正子；/nBerlekamp-Massey(BM)级，对所述校正子执行Berlekamp-Massey算法，以生成错误位置多项式ELP系数；/nChien级，使用快速傅立叶变换FFT对所述ELP系数执行Chien搜索，以生成错误位和迭代信息；以及/n帧修复器级，被配置为基于所述迭代信息将所述错误位重新排序为按顺序的，/n其中，所述BCH解码器使用重新排序的错误位解码所述BCH编码字。/n

【技术特征摘要】
20190110 US 16/244,9441.一种解码电路，包括：
Bose-Chaudhuri-HocquenghemBCH解码器，包括：
校正子级，用于基于BCH编码字来生成校正子；
Berlekamp-Massey(BM)级，对所述校正子执行Berlekamp-Massey算法，以生成错误位置多项式ELP系数；
Chien级，使用快速傅立叶变换FFT对所述ELP系数执行Chien搜索，以生成错误位和迭代信息；以及
帧修复器级，被配置为基于所述迭代信息将所述错误位重新排序为按顺序的，
其中，所述BCH解码器使用重新排序的错误位解码所述BCH编码字。


2.如权利要求1所述的解码电路，其中，所述Chien级包括：
第一FFT级，对所述ELP系数迭代地执行第一FFT运算，以生成第一结果；
第二FFT级，对所述第一结果迭代地执行第二FFT运算，以生成第二结果；以及
逻辑电路，被配置为从所述第二结果生成所述错误位。


3.如权利要求2所述的解码电路，其中，所述Chien级还包括：
计数器，针对所述第一FFT级的每次迭代而递增，其中，所述迭代信息是从所述计数器的输出生成的。


4.如权利要求1所述的解码电路，还包括：
硬判决缓冲器；
软判决缓冲器；以及
输入控制电路，被配置为将硬判决位存储在所述硬判决缓冲器中并将软判决位存储在所述软判决缓冲器中，
其中，所述BCH编码字被存储在所述硬判决位内，用于输出到所述BCH解码器。


5.如权利要求4所述的解码电路，其中，所述解码电路附加地使用所述软判决位来解码所述BCH编码字。


6.如权利要求4所述的解码电路，还包括存储delta校正子的delta校正子存储器，并且所述BCH解码器附加地使用所存储的delta校正子来解码所述BCH编码字。


7.如权利要求6所述的解码电路，还包括delta校正子计算器，其中由所述BCH解码器成功解码所述BCH编码字的结果被输出到所述delta校正子计算器，用于计算所述delta校正子。


8.如权利要求6所述的解码电路，还包括Reed-Solomon解码器，用以校正存储在所述delta校正子存储器中的所述delta校正子中的至少一个。


9.如权利要求4所述的解码电路，其中，所述BCH解码器从所述软判决缓冲器读取所述软判决位，并且对于所述软判决位的具有低可靠性的位，所述BCH解码器以某一概率翻转所述硬判决位的对应位。


10.如权利要求9所述的解码电路，还包括生成伪随机数的伪随机数发生器，并且所述概率基于所述伪随机数。


11.如权利要求1所述的解码电路，还包括输出缓冲器，被配置为存储由所述BCH解码器以预定速率输出的第一数量的数据。


12.如权利要求11所述的解码电路，其中，所述输出缓冲器包括：
偶数存储器，包括被配置为各自存储所述第一数量的三倍的多个行；以及
奇数存储器，包括被配置为各自存储所述第一数量的三倍的多个行，
其中，所述BCH解...

【专利技术属性】
技术研发人员：A杜布查克，D夏皮罗，A伯曼，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR