基于零中频架构的数字波束形成方法技术

本发明专利技术公开了一种基于零中频架构的数字波束形成方法，主要解决现有波束形成精度低和灵活性差的问题。该零中频架构包含FPGA、射频收发器和射频前端模块。其实现方案是：对运行环境进行初始化；FPGA计算数字波束形成DBF的权值，再计算发射波形数据，并发送给射频收发器,生成射频模拟信号；该射频模拟信号经过放大后通过天线阵列发射，形成发射波束；天线阵列接收空间中的电磁波，经过低噪声放大后，再由对应的射频收发器输出为基带数字信号发送给FPGA；FPGA将这些基带数字信号合成接收波束。本发明专利技术提高了波束形成的分辨率、实时性和灵活性，各天线单元能灵活分离与组合成新的子阵，可应用于通信或雷达中实现数字波束形成。

【技术实现步骤摘要】
基于零中频架构的数字波束形成方法
本专利技术属于电子信息
，具体是一种基于零中频架构的数字波束形成方法。可用于机载、弹载和卫星平台上的通信或雷达系统。
技术介绍
相控阵技术是通过改变天线阵列各个天线单元收发信号的相位与幅度，来控制空间中波束的方向与形状，即波束形成。相对于传统的机械式扫描天线，相控阵天线具有扫描速度快、多目标追踪能力、高分辨率、抗干扰能力强等优势。目前常用的相控阵技术是基于模拟电路实现的有源相控阵，每个上变频后的信号经过功分器分成多个信号，再通过移相器与衰减器改变相位与幅度，最后经过放大并从各自的天线单元发射至空间中。这种由模拟电路方式实现的有源相控阵存在以下几个方面的弊端：一、在射频前端的移相器与衰减器多为5位至7位精度，虽然能满足目前一些民用与军用领域的要求，但是在更高性能的抗干扰雷达与通信设备中，其精度还不够。二、集成度较低，系统接收机和发射机一般为超外差架构，需要大量电感电容器件来滤除中频杂波信号，难以集成在芯片内部，造成系统体积较大。三、多波束形成灵活性较差，在多收多发MIMO雷达与多收多发MIMO通信系统中，其波束的主瓣数量由系统的模数转换器与数模转换器的通道数所限制，其每个发射通道和接收通道对应特定的多个天线单元，各通道间不能复用天线单元，难以适应复杂多变的空间环境。
技术实现思路
本专利技术的目的在于针对现有技术的不足，提出一种基于零中频架构的数字波束形成方法，以提高波束控制的相位精度与幅度精度，减少系统体积，并通过天线单元的复用，实现对复杂多变空间环境的灵活适应。为实现上述目的，本专利技术的技术方案如下：一种基于零中频架构的数字波束形成方法，所述零中频架构包含FPGA、射频收发器和射频前端模块这三部分，该FPGA用于数字信号处理与接口电路的控制；该射频收发器用于进行基带数字信号FIR滤波、数模转换、模数转换、基带模拟信号低通滤波、正交上下变频及程控放大，每个天线单元对应射频收发器的一个接收通道和发射通道；该射频前端模块连接天线阵列，用于对接收通道和发射通道进行开关切换和信号放大，其特征在于，实现步骤包括如下：(1)对运行环境进行初始化：包括对时钟分配器的软件配置、射频收发器的软件配置和射频前端模块的多通道幅相校准；(2)产生发射波束：(2a)FPGA根据方向角度自动计算出数字波束形成DBF的权值，根据该权值计算发射波形数据，并发送给射频收发器,生成射频模拟信号；(2b)对射频模拟信号进行放大后通过天线阵列发射，在空间形成发射波束；(3)合成接收波束：(3a)天线阵列接收来自空间的电磁波，并经过射频前端模块的低噪声放大后，通过与天线单元对应射频收发器输出基带数字信号；这些数字基带信号通过JESD204B高速串行数据链路从射频收发器发送至FPGA；(3b)FPGA将接收的基带数字信号合成接收波束。与现有技术相比，本专利技术具有如下优点：第一，本专利技术通过调节射频收发器的基带数字信号来控制波束形状，每个通道的幅度和相位调节精度由射频收发器的性能决定，相对于传统方法所使用的移相器和衰减器，在分辨率、实时性和灵活性上具有很大的优势。第二，本专利技术采用零中频架构，通过射频收发器来产生与接收射频模拟信号，并实现基带至射频的上下变频、模拟数字转换和数字模拟转换，无需额外的中频信号处理电路，极大地减少了系统体积和功耗。第三，本专利技术由于每个天线单元对应射频收发器的一个接收通道和发射通道，使得各个天线单元相互独立，任何一个接收通道或发射通道损坏都不会对其他通道造成影响，因而各个天线单元可灵活分离与组合成新的子阵。附图说明图1为本专利技术使用的零中频架构系统框图；图2为本专利技术的实现流程图。具体实施方式下面结合附图和实施例对本专利技术进行详细说明：参照图1，本专利技术使用的零中频架构系统主要由三部分组成，其中第一部分为FPGA，第二部分为射频收发器，第三部分为射频前端模块。所述FPGA，用于数字信号处理与接口电路的控制，通过SPI接口对射频收发器进行软件配置，通过JESD204B高速串行数据链路对射频收发器进行基带数字信号的接收和发送；所述射频收发器，其选型可以为亚德诺半导体ADI公司的AD9371、ADRV9009和ADRV9026等型号，用于进行基带数字信号FIR滤波、数模转换、模数转换、基带模拟信号低通滤波、正交上下变频及程控放大，每个天线单元对应射频收发器的一个接收通道和一个发射通道；所述射频前端模块，其与天线阵列和射频收发器连接，用于对接收通道和发射通道进行开关切换和信号放大。参见图2，本实例的实现步骤包括如下：步骤1，对运行环境进行初始化。1.1)对时钟分配器进行软件配置：对时钟分配器的软件配置，其目的是产生系统中所需的各种时钟，各个时钟互相同源。该时钟分配器也可称作时钟生成器，可使用德州仪器TI公司的CDCM6208、LMK03318或LMK04805等型号的时钟分配器，也可使用其他公司合适的时钟分配器。时钟分配器需要输出的时钟包括如下：给FPGA提供的基带全局时钟GLOBLE_CLK、给FPGA提供的GTH高速收发接口参考时钟GTH_REFCLK、给射频收发器提供的驱动时钟DEV_CLK、给FPGA和射频收发器提供的JESD204B高速串行数据链路的系统参考时钟SYSREF_CLK。以上这4种时钟由系统采样率和JESD204B高速串行数据链路速率共同决定，可灵活选择最佳频率。如果单个时钟分配器的输出时钟数量不足以提供本系统所有相关的FPGA和射频收发器的输入时钟数量时，需要使用时钟缓冲器来扩展时钟数量，该时钟缓冲器的作用是将一路时钟复制成多路相同频率和相位的时钟。本实例对时钟分配器的软件配置，可实现对系统的FPGA和射频收发器提供芯片内数字电路以及芯片之间数字接口运行必需的同源时钟。1.2)对射频收发器进行软件配置：对射频收发器进行初始化软件配置，其配置方式是在FPGA中通过SPI接口写入寄存器的方式对射频收发器进行配置。其配置的主要内容至少包括：片内时钟锁相环PLL配置、片间同步功能配置、本振配置、收发通道采样率配置和收发通道衰减值配置。其中：片内时钟锁相环PLL配置，用于产生射频收发器的数字电路运行时钟、接口时钟、采样时钟和射频本振时钟；片间同步功能配置，用于将JESD204B高速串行数据传输协议的设置成多片同步功能，以使多片射频收发器的发射和接收通道的基带采样时钟相位保持一致；本振配置，包括时钟源选择和频率选择，若对射频本振的时钟性能要求不高，则可选用射频收发器内部产生的射频本振，以简化电路设计；若对射频本振的时钟性能要求较高，则可通过外部电路产生更高性能的本振时钟源，再输入到射频收发器；收发通道采样率配置，用于设置接收通道与发射通道的模数转换器和数模转换器的采样率，且需本文档来自技高网...

【技术保护点】
1.一种基于零中频架构的数字波束形成方法，所述零中频架构包含FPGA、射频收发器和射频前端模块这三部分，该FPGA用于数字信号处理与接口电路的控制；该射频收发器用于进行基带数字FIR滤波、数模转换、模数转换、基带模拟信号低通滤波、正交上下变频及程控放大，每个天线单元对应射频收发器的一个接收通道和发射通道；该射频前端模块连接天线阵列，用于对接收通道和发射通道进行开关切换和信号放大，其特征在于，实现步骤包括如下：/n(1)对运行环境进行初始化：包括对时钟分配器的软件配置、射频收发器的软件配置和射频前端模块的多通道幅相校准；/n(2)产生发射波束：/n(2a)FPGA根据方向角度自动计算出数字波束形成DBF的权值，根据该权值计算发射波形数据，并发送给射频收发器,生成射频模拟信号；/n(2b)对射频模拟信号进行放大后通过天线阵列发射，在空间形成发射波束；/n(3)合成接收波束：/n(3a)天线阵列接收来自空间的电磁波，并经过射频前端模块的低噪声放大后，通过与天线单元对应射频收发器输出基带数字信号；这些数字基带信号通过JESD204B高速串行数据链路从射频收发器发送至FPGA；/n(3b)FPGA将接收的基带数字信号合成接收波束。/n...

【技术特征摘要】
1.一种基于零中频架构的数字波束形成方法，所述零中频架构包含FPGA、射频收发器和射频前端模块这三部分，该FPGA用于数字信号处理与接口电路的控制；该射频收发器用于进行基带数字FIR滤波、数模转换、模数转换、基带模拟信号低通滤波、正交上下变频及程控放大，每个天线单元对应射频收发器的一个接收通道和发射通道；该射频前端模块连接天线阵列，用于对接收通道和发射通道进行开关切换和信号放大，其特征在于，实现步骤包括如下：
(1)对运行环境进行初始化：包括对时钟分配器的软件配置、射频收发器的软件配置和射频前端模块的多通道幅相校准；
(2)产生发射波束：
(2a)FPGA根据方向角度自动计算出数字波束形成DBF的权值，根据该权值计算发射波形数据，并发送给射频收发器,生成射频模拟信号；
(2b)对射频模拟信号进行放大后通过天线阵列发射，在空间形成发射波束；
(3)合成接收波束：
(3a)天线阵列接收来自空间的电磁波，并经过射频前端模块的低噪声放大后，通过与天线单元对应射频收发器输出基带数字信号；这些数字基带信号通过JESD204B高速串行数据链路从射频收发器发送至FPGA；
(3b)FPGA将接收的基带数字信号合成接收波束。


2.根据权利要求1所述的方法，其特征在于，(1)中对时钟分配器的软件配置，包括如下时钟：
给FPGA提供的基带全局时钟GLOBLE_CLK；
给FPGA提供的GTH高速收发接口参考时钟GTH_REFCLK；
给射频收发器提供的驱动时钟DEV_CLK；
给FPGA和射频收发器提供的JESD204B高速串行数据链路系统参考时钟SYSREF_CLK。


3.根据权利要求1所述的方法，其特征在于，(1)中对射频收发器进行软件配置，是在FPGA中通过SPI接口写入射频收发器寄存器的方式进行配置，其配置的主要内容至少包括：片内时钟锁相环PLL配置、片间同步功能配置、本振配置、收发通道采样率配置和收发通道衰减值配置。


4.根据权利要求1所述的方法，其特征在于，(1)中对射频前端的多通道幅相校准，是通过如下误差补偿系数公式对各通道进行幅相校准：



其中k为发射通道或接收通道的通道序数，k＝1,2,3,...,N，N为发射通...

【专利技术属性】
技术研发人员：全英汇，吴彬彬，肖国尧，李亚超，邢孟道，冯伟，别博文，柯华锋，王旭，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61