一种基于SoC FPGA的波形发生器制造技术

本发明专利技术涉及一种基于SoC FPGA的波形发生器，包括用于稳压的电源模块、用于产生时钟信号的晶振模块、用于输出波形地址的寻址模块、用于输出波形数据的波形存储模块、用于输出模拟信号的数模转换器和用于滤除高频信号的滤波模块，其中，晶振模块分别与寻址模块、波形存储模块相连接，寻址模块还与SoC FPGA的复位接口相连接，波形存储模块的输入端与寻址模块相连接，波形存储模块的输出端依次连接至数模转换器和滤波模块。与现有技术相比，本发明专利技术基于SoC FPGA控制芯片，通过设计其内部和外围连接模块，能够适用于高速数据处理场合，且能模拟输出稳定、分辨率高的不同波形。

【技术实现步骤摘要】
一种基于SoCFPGA的波形发生器
本专利技术涉及通信和虚拟仪器
，尤其是涉及一种基于SoCFPGA的波形发生器。
技术介绍
目前的波形发生器主要分为专用波形发生器和通用波形发生器，其中，专用波形发生器是根据特定场合不同测量要求而进行研发的，具有目的性强的特点，而通用波形发生器则是能够适用于多数场合。以上两种波形发生器的应用均涉及到地震波测量、设备检测、无线通信、航空航天设备等
在波形发生器的研究设计中，早期采用直接模拟频率合成(DirectAnalogFrequencySynthesis，DAFS)技术，由参考频率源经谐波发生器作用，产生一系列谐波，然后经分频、混频和滤波等处理产生大量离散频率，DAFS容易产生过多的杂散分量，且具有较大的设备量，这些也是频率合成器的主要缺点；目前使用的锁相环频率合成(PhaseLockedLoop，PLL)技术，也称间接频率合成技术，其具有频率分辨率高、频率转换时间短、转换时信号相位连续、调频电路频率稳定性高的优点，但存在锁定时间较长的问题，所以在一些具有快速锁定功能场合并不适用；此外，目前比较通用的还有直接数字频率合成(DirectDigitalSynthesizer，DDS)技术，从相位角度出发直接合成所需波形，但由于其原理较为复杂，需要进行诸多环节的设计，导致设计成本过高，也不容易快速方便地合成稳定且分辨率高的波形。
技术实现思路
本专利技术的目的就是为了克服上述现有技术存在的缺陷而提供一种基于SoCFPGA的波形发生器，基于SoCFPGA控制芯片，通过设计内部及外围连接模块，生成可变波形，并能保证波形的稳定度及分辨率，能够适用于高速数据处理场合。本专利技术的目的可以通过以下技术方案来实现：一种基于SoCFPGA的波形发生器，包括用于稳压的电源模块、用于产生时钟信号的晶振模块、用于输出波形地址的寻址模块、用于输出波形数据的波形存储模块、用于输出模拟信号的数模转换器和用于滤除高频信号的滤波模块，所述晶振模块分别与寻址模块、波形存储模块相连接，所述寻址模块还与SoCFPGA的复位接口相连接，所述波形存储模块的输入端与寻址模块相连接，所述波形存储模块的输出端依次连接至数模转换器和滤波模块。进一步地，所述电源模块的外部输入为5V，所述电源模块采用LM1085稳压芯片对外部输入的5V进行降压稳压，所述LM1085稳压芯片的输出端连接至SoCFPGA的所有IO接口。进一步地，所述晶振模块采用工作频率为50MHz的系统时钟。进一步地，所述数模转换器的位数大于8位，其转换时间小于1μs。进一步地，所述数模转换器具体为DAC900数模转换芯片。进一步地，所述滤波模块采用RC低通滤波器，其中，电阻R为10kΩ，电容C为0.1μF。进一步地，所述寻址模块包括比较器、寄存器和地址输出单元，所述晶振模块和SoCFPGA的复位接口分别连接至地址输出单元，所述地址输出单元的输出端依次通过寄存器和比较器返回至地址输出单元。进一步地，所述波形存储模块中存储多个mif文件格式的波形数据，所述波形数据具体为对应于波形地址的波形幅值。与现有技术相比，本专利技术基于SoCFPGA设计可变波形发生器，通过系统时钟50MHz产生的波形能够达到很高的频率分辨率、输出频率的转换速度快，输出波形能够达到较高的频率，适用于高速数据处理场合；本专利技术采用mif文件格式存储波形数据，只需改变寻址自增幅度即可输出不同频率的波形，通过在线调试操作即可实现波形输入输出，能够快速地模拟各种条件下的波形信号；此外，本专利技术结合高位数模转换器和RC低通滤波器，进一步保证了输出波形的稳定性和分辨率。附图说明图1为本专利技术的结构示意图；图2为实施例中晶振模块的电路示意图；图3为实施例中寻址模块的结构示意图；图4为实施例中波形存储模块与寻址模块的连接示意图；图中标记说明：1、SoCFPGA控制芯片，2、电源模块，3、晶振模块，4、寻址模块，5、波形存储模块，6、数模转换器，7、滤波模块。具体实施方式下面结合附图和具体实施例对本专利技术进行详细说明。实施例如图1所示，一种基于SoCFPGA的波形发生器，基于SoCFPGA(SystemonChip-fieldprogrammablegatearray，片上系统-现场可编程门阵列)控制芯片1，在其外围设计电源模块2、晶振模块3、数模转换器6和滤波模块7，在其内部设计寻址模块4和波形存储模块5，具体的，电源模块2的外部输入为5V电源，经过经过LM1085-3.3V稳压芯片后输出3.3V电压，输出的3.3V电压用于给SoCFPGA的所有IO接口提供电源，从而保证整个波形发生器的正常工作；晶振模块3采用系统时钟输出时钟信号，本实施例中晶振模块3的电路如图2所示，图中Y1的工作频率为50MHz，周期为20ns；数模转换器6用于将波形采样数据转换为模拟输出信号，本实施例采用高速10位数模转换芯片DAC900进行数模转换；由于数模转换器6输出的模拟波形中会有掺杂的高频信号，一个周期内的信号点数较少，输出信号中有较多的高次谐波，显示出来的波形会明显失真，因此，本专利技术在数模转换器6后加一个滤波模块7，采用RC低通滤波器的方式滤除高频信号；寻址模块4的结构如图3所示，包括比较器、寄存器和地址输出单元，本实施例采用Verilog硬件描述语言进行RTL设计，通过寻址模块4获取不同波形的幅值数据，图中，romcontrol表示寻址模块，clk表示系统时钟信号，rst_n表示复位信号(低电平有效)，address表示波形地址；波形存储模块5中存储有通过MATLAB软件生成的不同波形数据，这些波形数据以mif文件格式进行存储，通过调用ROM对存储的波形数据进行加载，波形存储模块5与寻址模块4之间的连接如图4所示，图中，sin表示波形存储模块，q表示输出的波形数据。本专利技术的具体工作过程为：先启动电源模块进行供电，保证工作稳定性，通过晶振模块产生50MHz的系统时钟，波形存储模块中的每个相位对应的幅值均通过寻址的方式获得，初始化复位后，当时钟有效时，根据地址为0获取初试相位对应的波形幅值，之后采用地址自增方式获取对应的波形幅值，最后通过数模转换器将数字信号模拟化再通过RC低通滤波器进行输出。在实际应用中，本实施例采取从顶向下和模块化的设计思想，首先将整体系统设计框架搭建出来设计为顶层模块，并将顶层的整体系统进行划分为波形幅值、寻址模块，然后分别对各个子模块进行设计和仿真验证，最后在设计的顶层模块上实现各个子模块的电路连接，完成最终的波形发生器数字系统设计，主要分为硬件和软件部分，硬件部分即为上述的各功能模块构建，软件部分则是对各功能模块进行验证、顶层的连接调试以及通过仿真对不同波形进行周期、频率计算。本文档来自技高网...

【技术保护点】
1.一种基于SoC FPGA的波形发生器，其特征在于，包括用于稳压的电源模块(2)、用于产生时钟信号的晶振模块(3)、用于输出波形地址的寻址模块(4)、用于输出波形数据的波形存储模块(5)、用于输出模拟信号的数模转换器(6)和用于滤除高频信号的滤波模块(7)，所述晶振模块(3)分别与寻址模块(4)、波形存储模块(5)相连接，所述寻址模块(4)还与SoCFPGA的复位接口相连接，所述波形存储模块(5)的输入端与寻址模块(4)相连接，所述波形存储模块(5)的输出端依次连接至数模转换器(6)和滤波模块(7)。/n

【技术特征摘要】
1.一种基于SoCFPGA的波形发生器，其特征在于，包括用于稳压的电源模块(2)、用于产生时钟信号的晶振模块(3)、用于输出波形地址的寻址模块(4)、用于输出波形数据的波形存储模块(5)、用于输出模拟信号的数模转换器(6)和用于滤除高频信号的滤波模块(7)，所述晶振模块(3)分别与寻址模块(4)、波形存储模块(5)相连接，所述寻址模块(4)还与SoCFPGA的复位接口相连接，所述波形存储模块(5)的输入端与寻址模块(4)相连接，所述波形存储模块(5)的输出端依次连接至数模转换器(6)和滤波模块(7)。


2.根据权利要求1所述的一种基于SoCFPGA的波形发生器，其特征在于，所述电源模块(2)的外部输入为5V，所述电源模块(2)采用LM1085稳压芯片对外部输入的5V进行降压稳压，所述LM1085稳压芯片的输出端连接至SoCFPGA的所有IO接口。


3.根据权利要求1所述的一种基于SoCFPGA的波形发生器，其特征在于，所述晶振模块(3)采用工作频率为50MHz的系统时钟。

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【专利技术属性】
技术研发人员：梅凯路，蔡晔敏，何志苠，顾宇飞，
申请(专利权)人：上海工程技术大学，
类型：发明
国别省市：上海;31