电子器件制造技术

本发明专利技术公开了一种电子器件。所述电子器件可包括高电子迁移率晶体管，所述高电子迁移率晶体管包括掩埋区，覆盖在所述掩埋区上面的沟道层，栅极电极，以及覆盖在所述掩埋区上面的漏极电极。所述掩埋区可朝向所述栅极电极延伸并且不在所述栅极电极下面。在特定方面，所述电子器件还可包括覆盖在所述沟道层上面的p型半导体构件。所述栅极电极可覆盖在所述沟道层上面，并且p型半导体构件覆盖在所述沟道层上面。所述漏极电极可覆盖在所述掩埋区和所述p型半导体构件上面并与其接触。所述p型半导体构件可被设置在所述栅极电极和所述漏极电极之间。在另一个实施方案中，除了或代替耦接到所述漏极电极的所述掩埋区，可以使用源极侧掩埋区。

【技术实现步骤摘要】
电子器件
本公开涉及电子器件，并且更具体地讲，涉及包括具有掩埋区的高电子迁移率晶体管的电子器件。
技术介绍
高电子迁移率晶体管可以是增强型晶体管。一种类型的这种晶体管可包括p型GaN栅极结构。在一种配置中，阻挡层被蚀刻，并且在开口内形成p型GaN。由于访问区域中的pGaN蚀刻引起的等离子体诱发的损坏，具有p型GaN栅极结构的晶体管通常具有较高的动态导通状态电阻。与耗尽型高电子迁移率晶体管相比，晶体管还可能具有相对高的导通状态栅极泄漏。当p型GaN包含Mg时，一些Mg可能扩散到GaN沟道层中并增加导通状态电阻。或者，增强型晶体管可以形成有电介质层作为栅极结构的一部分。阻挡层可以被蚀刻并导致等离子体损坏，等离子体损坏在蚀刻的(等离子体损坏的)半导体表面和随后沉积的栅极电介质之间产生界面状态或陷阱。与耗尽型高电子迁移率晶体管相比，这可能导致高滞后、阈值电压不稳定、相对较高的栅极泄漏、以及相对较低的栅极电压过载。期望进一步改进增强型高电子迁移率晶体管，而没有前面提到的不利复杂情况。
技术实现思路
本专利技术要解决的问题是减少本文档来自技高网...

【技术保护点】
1.一种电子器件，包括：/n高电子迁移率晶体管，所述高电子迁移率晶体管包括：/n第一掩埋区；/n沟道层，所述沟道层覆盖在所述第一掩埋区上面；/n栅极电极；以及/n漏极电极，所述漏极电极覆盖在所述第一掩埋区上面，/n其中所述第一掩埋区朝向所述栅极电极延伸并且不在所述栅极电极下面。/n

【技术特征摘要】
20190107 US 16/241,1721.一种电子器件，包括：
高电子迁移率晶体管，所述高电子迁移率晶体管包括：
第一掩埋区；
沟道层，所述沟道层覆盖在所述第一掩埋区上面；
栅极电极；以及
漏极电极，所述漏极电极覆盖在所述第一掩埋区上面，
其中所述第一掩埋区朝向所述栅极电极延伸并且不在所述栅极电极下面。


2.根据权利要求1所述的电子器件，其中所述第一掩埋区包括p型半导体材料。


3.根据权利要求1或2所述的电子器件，其中所述高电子迁移率晶体管还包括源极电极以及在所述源极电极下面的第二掩埋区。


4.根据权利要求3所述的电子器件，其中：
所述高电子迁移率晶体管是双向晶体管，
所述漏极电极是用于所述双向晶体管的漏极/源极电极，并且
所述源极电极是用于所述双向晶体管的源极/漏极电极。


5.根据权利要求3所述的电子器件，其中所述第二掩埋区包括第一部分和第二部分，其中所述第一部分在所述栅极电极下面，并且比所述第二部分更厚，并且：
所述源极电极比起所述第一部分更靠近所述第二部分，或者
所述漏极电极比起所述第一部分更靠近所述第二部分。


6.根据权利要求5所述的电子器件，其中所述沟道层的一部分覆盖在所述第二掩埋区的所述第一部分上面，并且所述沟道层的所述一部分的厚度在20nm至95nm的范围内。


7.根据权利要求1或2所述的电子器件，其中所述第一掩埋区和所述栅极电极之间的横向间距为：
y≥7.5(x)+0.3，
其中，
y是所述第一掩埋区和所述栅极电极之间的所述横向间距，以微米为单位，并且

【专利技术属性】
技术研发人员：P·莫恩斯，A·巴纳尔吉，P·范米尔贝克，F·J·G·德克勒克，A·斯托克曼，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：美国;US