电子器件制造技术

本发明专利技术公开了一种电子器件。所述电子器件可包括高电子迁移率晶体管，所述高电子迁移率晶体管包括掩埋区，覆盖在所述掩埋区上面的沟道层，栅极电极，以及覆盖在所述掩埋区上面的漏极电极。所述掩埋区可朝向所述栅极电极延伸并且不在所述栅极电极下面。在特定方面，所述电子器件还可包括覆盖在所述沟道层上面的p型半导体构件。所述栅极电极可覆盖在所述沟道层上面，并且p型半导体构件覆盖在所述沟道层上面。所述漏极电极可覆盖在所述掩埋区和所述p型半导体构件上面并与其接触。所述p型半导体构件可被设置在所述栅极电极和所述漏极电极之间。在另一个实施方案中，除了或代替耦接到所述漏极电极的所述掩埋区，可以使用源极侧掩埋区。

【技术实现步骤摘要】
电子器件
本公开涉及电子器件，并且更具体地讲，涉及包括具有掩埋区的高电子迁移率晶体管的电子器件。
技术介绍
高电子迁移率晶体管可以是增强型晶体管。一种类型的这种晶体管可包括p型GaN栅极结构。在一种配置中，阻挡层被蚀刻，并且在开口内形成p型GaN。由于访问区域中的pGaN蚀刻引起的等离子体诱发的损坏，具有p型GaN栅极结构的晶体管通常具有较高的动态导通状态电阻。与耗尽型高电子迁移率晶体管相比，晶体管还可能具有相对高的导通状态栅极泄漏。当p型GaN包含Mg时，一些Mg可能扩散到GaN沟道层中并增加导通状态电阻。或者，增强型晶体管可以形成有电介质层作为栅极结构的一部分。阻挡层可以被蚀刻并导致等离子体损坏，等离子体损坏在蚀刻的(等离子体损坏的)半导体表面和随后沉积的栅极电介质之间产生界面状态或陷阱。与耗尽型高电子迁移率晶体管相比，这可能导致高滞后、阈值电压不稳定、相对较高的栅极泄漏、以及相对较低的栅极电压过载。期望进一步改进增强型高电子迁移率晶体管，而没有前面提到的不利复杂情况。
技术实现思路
本专利技术要解决的问题是减少俘获电子的数量并减小或消除动态导通状态电阻。根据本专利技术的一方面，提供了电子器件。电子器件可包括高电子迁移率晶体管，该高电子迁移率晶体管包括第一掩埋区，覆盖在第一掩埋区上面的沟道层，栅极电极，以及覆盖在第一掩埋区上面的漏极电极。第一掩埋区可朝向栅极电极延伸并且不在栅极电极下面。在一个实施方案中，第一掩埋区包括p型半导体材料。在另一个实施方案中，高电子迁移率晶体管还包括源极电极以及在源极电极下面的第二掩埋区。在再一个实施方案中，高电子迁移率晶体管是双向晶体管，漏极电极是用于双向晶体管的漏极/源极电极，并且源极电极是用于双向晶体管的源极/漏极电极。在又一个实施方案中，第二掩埋区包括第一部分和第二部分，其中第一部分在栅极电极下面并且比第二部分更厚，并且(1)源极电极比起第一部分更靠近第二部分，或者(2)漏极电极比起第一部分更靠近第二部分。在另外的实施方案中，沟道层的一部分覆盖在第二掩埋区的第一部分上面，并且沟道层的该部分的厚度在20nm至95nm的范围内。在另一个实施方案中，第一掩埋区和栅极电极之间的横向间距为：，y≥7.5(x)+0.3其中，y是第一掩埋区和栅极电极之间的横向间距，以微米为单位，并且x是高电子迁移率晶体管的，其中额定电压以kV为单位。额定电压在另一个实施方案中，高电子迁移率晶体管是增强型晶体管；高电子迁移率晶体管还包括缓冲层、源极电极和阻挡层；第一掩埋区包括p型半导体材料；缓冲层在沟道层下面，具有与沟道层相同的基极半导体材料，并且与沟道层相比具有更高的掺杂物浓度；沟道层和第一掩埋区包含AlxGa(1-x)N，其中0≤x≤0.1；第一掩埋区覆盖在缓冲层的一部分而不是全部上面；阻挡层覆盖在沟道层上面并且在栅极电极下面，其中阻挡层包含AlyGa(1-y)N，其中0<y≤1，并且其中y>x；漏极电极的第一部分延伸穿过阻挡层并且接触第一掩埋区，并且漏极电极的第二部分在阻挡层上方延伸并且接触该阻挡层，并且源极电极覆盖在阻挡层上面并且接触该阻挡层而且与沟道层间隔开。在另外的方面，提供了电子器件。电子器件可包括高电子迁移率晶体管，该高电子迁移率晶体管包括掩埋区；沟道层，该沟道层覆盖在掩埋区上面；栅极电极，该栅极电极覆盖在沟道层上面；p型半导体构件，该p型半导体构件覆盖在沟道层上面并且设置在栅极电极和漏极电极之间；以及漏极电极，该漏极电极覆盖在掩埋区上面。漏极电极、掩埋区和p型半导体构件可在节点处彼此连接。在另外的实施方案中，掩埋区包括第一部分和第二部分，其中第一部分比第二部分更厚，并且漏极电极比起第一部分更靠近第二部分。通过本专利技术实现的技术效果是使漏极侧掩埋区在沟道层下方并且电连接到高电子迁移率晶体管的漏极电极。在一个实施方案中，漏极侧掩埋区可朝向晶体管的栅极电极延伸并且不在栅极电极下面。在另一个实施方案中，p型半导体构件可以在漏极电极和栅极电极之间；并且漏极电极、第一掩埋区和p型半导体构件在节点处彼此连接。附图说明在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。图1包括工件的一部分的剖视图的图示，该工件包括衬底、超晶格结构、缓冲层和漏极侧掩埋区。图2包括在形成沟道层、阻挡层和栅极电极之后的图1的工件的剖视图的图示。图3包括根据一个实施方案的在基本上完成增强型HEMT结构的形成之后的图2的工件的剖视图的图示。图4包括在掩埋区和栅极电极之间的最小横向间距相对于HEMT的额定电压的曲线图。图5包括根据另一个实施方案的还包括源极侧掩埋区的HEMT结构的剖视图的图示。图6包括根据另一个实施方案的还包括导电区的图5的HEMT结构的剖视图的图示。图7包括根据另一个实施方案的还包括导电区的图5的HEMT结构的剖视图的图示。图8包括根据另一个实施方案的图5的HEMT结构的剖视图的图示，该HEMT结构具有带有较厚和较薄部分的不同源极侧掩埋区。图9包括根据另一个实施方案的反向阻塞增强型HEMT的剖视图的图示。图10包括根据另一个实施方案的具有耦接到背部阻挡电极的源极侧掩埋区的HEMT结构的剖视图的图示。图11包括根据另外的实施方案的包括掩埋区的HEMT结构的剖视图的图示，其中HEMT被配置为双向晶体管。技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可相对于其他元件放大，以有助于改善对本专利技术的实施方案的理解。具体实施方式提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导内容的具体实现方式和实施方案。提供该着重点以帮助描述所述教导内容，而不应被解释为对所述教导内容的范围或适用性的限制。然而，基于如本申请中所公开的教导内容，可以采用其他实施方案。III-V材料旨在意指包含至少一种13族元素和至少一种15族元素的材料。III-N材料旨在意指包含至少一种第13族元素和氮的半导体材料。术语“基极半导体材料”旨在表示半导体材料，而不考虑相对于半导体材料存在、不存在异价掺杂物或异价掺杂物的类型。例如，无意掺杂的GaN、p型掺杂的GaN和n型掺杂的GaN全部具有GaN作为基极半导体材料。GaN和AlaGa(1-a)N是不同的基极半导体材料，其中0.1<a≤1。相对于方向和尺寸，术语“横向”及其变型形式是指沿着工件的主表面或平行于主表面的平面的方向或尺寸。主表面可以对应于工件内的层的表面。两个部件可以位于不同的高度处，并且在x轴、y轴或x轴和y轴上被隔开一定距离，其中x轴和y轴彼此垂直。横向尺寸不考虑竖直或z轴偏移。术语“正常操作”和“正常操作状态”是指这样的条件，即电子部件或设备被设计成在这种条件下操作。条件可从数据表或关于电压、电流、电容、电阻或其他电参数的其他本文档来自技高网...

【技术保护点】
1.一种电子器件，包括：/n高电子迁移率晶体管，所述高电子迁移率晶体管包括：/n第一掩埋区；/n沟道层，所述沟道层覆盖在所述第一掩埋区上面；/n栅极电极；以及/n漏极电极，所述漏极电极覆盖在所述第一掩埋区上面，/n其中所述第一掩埋区朝向所述栅极电极延伸并且不在所述栅极电极下面。/n

【技术特征摘要】
20190107 US 16/241,1721.一种电子器件，包括：
高电子迁移率晶体管，所述高电子迁移率晶体管包括：
第一掩埋区；
沟道层，所述沟道层覆盖在所述第一掩埋区上面；
栅极电极；以及
漏极电极，所述漏极电极覆盖在所述第一掩埋区上面，
其中所述第一掩埋区朝向所述栅极电极延伸并且不在所述栅极电极下面。


2.根据权利要求1所述的电子器件，其中所述第一掩埋区包括p型半导体材料。


3.根据权利要求1或2所述的电子器件，其中所述高电子迁移率晶体管还包括源极电极以及在所述源极电极下面的第二掩埋区。


4.根据权利要求3所述的电子器件，其中：
所述高电子迁移率晶体管是双向晶体管，
所述漏极电极是用于所述双向晶体管的漏极/源极电极，并且
所述源极电极是用于所述双向晶体管的源极/漏极电极。


5.根据权利要求3所述的电子器件，其中所述第二掩埋区包括第一部分和第二部分，其中所述第一部分在所述栅极电极下面，并且比所述第二部分更厚，并且：
所述源极电极比起所述第一部分更靠近所述第二部分，或者
所述漏极电极比起所述第一部分更靠近所述第二部分。


6.根据权利要求5所述的电子器件，其中所述沟道层的一部分覆盖在所述第二掩埋区的所述第一部分上面，并且所述沟道层的所述一部分的厚度在20nm至95nm的范围内。


7.根据权利要求1或2所述的电子器件，其中所述第一掩埋区和所述栅极电极之间的横向间距为：
y≥7.5(x)+0.3，
其中，
y是所述第一掩埋区和所述栅极电极之间的所述横向间距，以微米为单位，并且

【专利技术属性】
技术研发人员：P·莫恩斯，A·巴纳尔吉，P·范米尔贝克，F·J·G·德克勒克，A·斯托克曼，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：美国;US