用故障使能生成电路测试存储器安全逻辑电路内的比较器制造技术

本公开的各实施例涉及用故障使能生成电路测试存储器安全逻辑电路内的比较器。解码器，对存储器地址进行解码并选择性地驱动存储器的选择线(诸如字线或mux线)。解码电路，对选择线上的数据进行编码以生成编码地址。编码地址和存储器地址由比较电路进行比较，以生成指示解码器是否正常操作的测试结果信号。为了测试比较电路正常操作，MBIST扫描例程的子集使编码地址从比较电路被阻塞，并且使强制信号应用在其位置中。来自扫描例程的测试信号和强制信号然后由比较电路进行比较，其中由比较电路生成的测试结果信号指示比较电路本身是否正常操作。

【技术实现步骤摘要】
用故障使能生成电路测试存储器安全逻辑电路内的比较器相关申请的交叉引用本申请要求于2019年1月8日提交的美国临时专利申请No.62/789,573的优先权，其公开内容通过引用并入。
本专利技术总体上涉及测试集成电路存储器的存储器安全逻辑，并且具体涉及测试存储器安全逻辑的比较器电路。
技术介绍
图1示出了集成电路存储器10的简化框图。存储器包括存储器内核12，存储器内核12具有按行和列布置的存储器单元(C)14的阵列，其中行与字线16相关联并且列是相关联的位线18。存储器单元14可以例如是随机存取存储器(SRAM)单元。字线16由行解码器20选择性地驱动，该行解码器20接收地址总线22上的存储器地址并对存储器地址的所接收的地址位(或其子集)进行解码，以选择字线16中的一个字线以用于致动(例如，被驱动为逻辑高)。存储器10还包括耦合到地址总线22的列解码器24。列解码器24还接收地址总线22上的存储器地址并对存储器地址的所接收的地址位(或其子集)进行解码，以生成列复用器(mux)线19上的信号，列复用器(mux)线19上的信号选择耦本文档来自技高网...

【技术保护点】
1.一种电路，包括：/n解码器，被耦合到存储器地址总线，并且被配置为接收存储器地址并且对存储器地址进行解码，以选择性地驱动存储器的多个选择线；/n编码电路，被配置为对所述多个选择线上的数据进行编码，以生成编码地址总线上的编码地址；/n比较电路，被耦合到所述编码地址总线和所述存储器地址总线，并且被配置为将所述编码地址与所述存储器地址进行比较并且响应于所述比较来生成测试结果信号，所述测试结果信号指示所述解码器是否正常操作；/n阻塞电路，被配置为响应于测试控制信号而阻塞所述编码地址到耦合到所述比较电路的所述编码地址总线的一部分的通道；以及/n测试控制电路，被配置为生成所述测试控制信号并且将强制信号应...

【技术特征摘要】
20190108 US 62/789,573;20191204 US 16/702,7441.一种电路，包括：
解码器，被耦合到存储器地址总线，并且被配置为接收存储器地址并且对存储器地址进行解码，以选择性地驱动存储器的多个选择线；
编码电路，被配置为对所述多个选择线上的数据进行编码，以生成编码地址总线上的编码地址；
比较电路，被耦合到所述编码地址总线和所述存储器地址总线，并且被配置为将所述编码地址与所述存储器地址进行比较并且响应于所述比较来生成测试结果信号，所述测试结果信号指示所述解码器是否正常操作；
阻塞电路，被配置为响应于测试控制信号而阻塞所述编码地址到耦合到所述比较电路的所述编码地址总线的一部分的通道；以及
测试控制电路，被配置为生成所述测试控制信号并且将强制信号应用到所述编码地址总线的所述一部分，其中所述存储器地址总线被配置为接收由存储器内置自测试(MBIST)扫描例程提供的测试信号，所述强制信号和所述测试信号被配置为测试所述比较电路，使得由所述比较电路响应于所述比较而生成的所述测试结果信号指示所述比较电路本身是否正常操作。


2.根据权利要求1所述的电路，其中所述测试控制电路被选择性地启用以响应于所述存储器内置自测试(MBIST)扫描例程的子集而生成所述测试控制信号和所述强制信号。


3.根据权利要求1所述的电路，其中所述比较电路包括多个位比较器电路，所述多个位比较器电路被配置为将所述存储器地址总线的位与所述编码地址总线的对应位进行比较，并且其中来自所述MBIST扫描例程的所述测试信号选择性地挑选所述多个位比较器电路中的要被测试是否正常操作的一个位比较器电路。


4.根据权利要求1所述的电路，其中所述比较电路包括多个位比较器电路，所述多个位比较器电路被配置为将所述存储器地址总线的位与所述编码地址总线的对应位进行比较，并且其中所述MBIST扫描例程提供测试信号的序列，所述序列中的每个测试信号被配置为挑选所述多个位比较器电路中的要被测试是否正常操作的不同的位比较器电路。


5.根据权利要求1所述的电路，其中所述选择线包括针对所述存储器的字线或针对所述存储器的列复用器线中的一个或多个。


6.根据权利要求1所述的电路，其中由所述比较电路生成的、指示所述解码器正常操作的所述测试结果信号的逻辑状态和由所述比较电路生成的、指示所述比较电路本身正常操作的所述测试结果信号的逻辑状态是不同的逻辑状态。


7.根据权利要求1所述的电路，其中由所述比较电路生成的、指示所述解码器是否正常操作的所述测试结果信号的逻辑状态和由所述比较电路生成的、指示所述比较电路本身是否正常操作的所述测试结果信号的逻辑状态是相同的逻辑状态。


8.根据权利要求1所述的电路，其中所述阻塞电路是三状态阻塞电路，所述三状态阻塞电路被配置为响应于所述测试控制信号而将所述编码地址总线的所述一部分断开连接。


9.根据权利要求1所述的电路，其中所述编码地址总线包括真总线部分和补码总线部分，所述真总线部分承载所述编码地址，并且所述补码总线部分承载所述编码地址的补码。


10.根据权利要求9所述的电路，其中所述强制信号将所述真总线部分的所有位强制为第一逻辑状态并且将所述补码总线部分的所有位强制为不同于所述第一逻辑状态的第二逻辑状态。


11.根据权利要求1所述的电路，其中所述强制信号将所述编码地址总线的所有位强制为相同的逻辑状态。


12.一种用于测试存储器的安全逻辑电路的方法，其中所述安全逻辑电路包括比较电路，所述比较电路操作以将通过对所述存储器的多个选择线上的数据进行编码获得的编码地址的位与用于选择所述存储器的一部分的存储器地址的位进行比较，所述数据...

【专利技术属性】
技术研发人员：R·布哈辛，S·库马尔，T·罗伊，D·K·比哈尼，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：荷兰;NL