半导体系统技术方案

本发明专利技术公开一种半导体系统。半导体系统包括控制器和半导体器件。控制器输出时钟信号、芯片选择信号和命令/地址信号。控制器包括在读取操作期间被接通的控制器终端电路。控制器在读取操作期间经由与控制器终端电路耦接的输入/输出(I/O)线来接收第一数据，并且在写入操作期间经由与被关断的控制器终端电路耦接的I/O线来输出第二数据。半导体器件包括在读取操作期间被关断的内部终端电路，在读取操作期间基于芯片选择信号和命令/地址信号而经由与内部终端电路耦接的I/O线输出第一数据，以及在写入操作期间储存经由与接通的内部终端电路耦接的I/O线而输入的第二数据。

【技术实现步骤摘要】
半导体系统相关申请的交叉引用本申请要求2019年1月8日提交的申请号为10-2019-0002383的韩国专利申请的优先权，其全部内容通过引用合并于此。
本公开的实施例总体而言涉及执行片上终端操作的半导体系统。
技术介绍
随着快速半导体系统中包括的半导体器件之间的传输信号的摆动宽度逐渐减小，在半导体器件之间的接口级处由于阻抗失配而发生严重的传输信号的反射。阻抗失配可能是由于工艺条件的变化导致的。因此，阻抗匹配电路(也称为“片上终端(ODT)电路”)已被用于半导体系统中以抑制传输信号的反射。
技术实现思路
根据一个实施例，一种半导体系统包括控制器和半导体器件。控制器被配置为输出时钟信号、芯片选择信号和命令/地址信号。控制器包括控制器终端电路，其被配置为在读取操作期间调整输入和输出(I/O)线的驱动能力。控制器被配置为在读取操作期间经由与控制器终端电路耦接的输入/输出(I/O)线来接收第一数据，并且在写入操作期间经由与被配置为不调整I/O线的驱动能力的控制器终端电路耦接的I/O线来输出第二数据。半导体器件包括内部本文档来自技高网...

【技术保护点】
1.一种半导体系统，包括：/n控制器，其被配置为输出时钟信号、芯片选择信号、以及命令和地址信号即命令/地址信号，所述控制器包括在读取操作期间被接通的控制器终端电路，并且被配置为：在所述读取操作期间，经由与所述控制器终端电路耦接的输入/输出I/O线来接收第一数据，并且所述控制器被配置为：在写入操作期间，经由与被关断的所述控制器终端电路耦接的所述输入/输出I/O线来输出第二数据；以及/n半导体器件，其包括被配置为在所述读取操作期间被关断的内部终端电路，所述半导体器件被配置为：在所述读取操作期间，基于所述芯片选择信号和所述命令/地址信号，经由与所述内部终端电路耦接的所述输入/输出I/O线而输出所述第...

【技术特征摘要】
20190108 KR 10-2019-00023831.一种半导体系统，包括：
控制器，其被配置为输出时钟信号、芯片选择信号、以及命令和地址信号即命令/地址信号，所述控制器包括在读取操作期间被接通的控制器终端电路，并且被配置为：在所述读取操作期间，经由与所述控制器终端电路耦接的输入/输出I/O线来接收第一数据，并且所述控制器被配置为：在写入操作期间，经由与被关断的所述控制器终端电路耦接的所述输入/输出I/O线来输出第二数据；以及
半导体器件，其包括被配置为在所述读取操作期间被关断的内部终端电路，所述半导体器件被配置为：在所述读取操作期间，基于所述芯片选择信号和所述命令/地址信号，经由与所述内部终端电路耦接的所述输入/输出I/O线而输出所述第一数据，并且所述半导体器件被配置为：在所述写入操作期间，储存经由与被接通的所述内部终端电路耦接的所述输入/输出I/O线而输入的所述第二数据。


2.如权利要求1所述的半导体系统，
其中，在所述读取操作期间，所述控制器终端电路的驱动能力被调整为与所述输入/输出I/O线的电阻值相匹配；以及
其中，在所述写入操作期间，所述内部终端电路的驱动能力被调整为与所述输入/输出I/O线的电阻值相匹配。


3.如权利要求1所述的半导体系统，其中，在模式寄存器写入操作期间，所述控制器通过所述命令/地址信号来输出关于所述输入/输出I/O线的电阻值的信息。


4.如权利要求1所述的半导体系统，其中，所述半导体器件包括：
内部I/O电路，其被配置为：与所述时钟信号同步，以基于所述芯片选择信号和所述命令/地址信号而在所述写入操作期间从所述第二数据产生内部数据，基于所述芯片选择信号和所述命令/地址信号而在所述读取操作期间从所述内部数据产生所述第一数据，以及基于所述芯片选择信号和所述命令/地址信号来产生用于调整驱动所述输入/输出I/O线的驱动能力的上拉驱动信号和下拉驱动信号；
内部终端电路，其被配置为：在所述写入操作期间，利用基于所述上拉驱动信号和所述下拉驱动信号而调整的所述驱动能力来驱动所述输入/输出I/O线；以及
存储电路，其被配置为在所述写入操作期间储存所述内部数据，并且被配置为在所述读取操作期间输出储存的所述内部数据。


5.如权利要求4所述的半导体系统，
其中，所述内部I/O电路被配置为：在模式寄存器写入操作期间，储存关于所述输入/输出I/O线的电阻值的信息，所述信息是通过所述命令/地址信号而输入的；以及
其中，所述内部I/O电路被配置为：在模式寄存器读取操作期间，输出关于所述输入/输出I/O线的电阻值的信息。


6.如权利要求4所述的半导体系统，其中，所述内部I/O电路包括：
输入缓冲器，其被配置为与所述时钟信号同步以产生内部时钟信号，被配置为与所述时钟信号同步以从所述芯片选择信号产生内部芯片选择信号，并且被配置为与所述时钟信号同步以从所述命令/地址信号产生内部命令/地址信号；
脉冲发生电路，其被配置为基于所述内部芯片选择信号和所述内部命令/地址信号的逻辑电平组合来产生在所述写入操作期间被使能的写入标志信号，并且被配置为基于所述内部芯片选择信号和所述内部命令/地址信号的逻辑电平组合来产生在所述读取操作期间被使能的读取标志信号；
I/O控制电路，其被配置为：在所述写入操作期间，基于所述写入标志信号，从关于所述输入/输出I/O线的电阻值的信息产生上拉控制信号和下拉控制信号，并且被配置为：在所述写入操作期间，基于所述内部命令/地址信号来产生数据使能信号；
驱动信号发生电路，其被配置为：接收所述第二数据，以从所述上拉控制信号和所述下拉控制信号产生所述上拉驱动信号和所述下拉驱动信号；以及
驱动器，其被配置为：在所述读取操作期间，从所述内部数据产生所述第一数据，并且被配置为：在所述写入操作期间，当所述数据使能信号被输入时，从所述第二数据产生所述内部数据。


7.如权利要求6所述的半导体系统，其中，所述脉冲发生电路包括：
命令解码器，其被配置为：与所述内部时钟信号同步以产生写入信号，所述写入信号是在所述内部芯片选择信号和所述内部命令/地址信号具有用于执行所述写入操作的逻辑电平组合时被使能，并且被配置为：与所述内部时钟信号同步以产生读取信号，所述读取信号是在所述内部芯片选择信号和所述内部命令/地址信号具有用于执行所述读取操作的逻辑电平组合时被使能；以及
标志信号发生电路，其被配置为基于写入潜伏时间信号来将所述写入信号移位以产生所述写入标志信号，并且被配置为基于读取潜伏时间信号来将所述读取信号移位以产生所述读取标志信号。


8.如权利要求6所述的半导体系统，其中，所述I/O控制电路包括：
模式寄存器，其被配置为：在模式寄存器写入操作期间，与所述内部时钟信号同步以基于所述内部芯片选择信号和所述内部命令/地址信号来储存关于所述输入/输出I/O线的电阻值的信息、目标终端信号、写入潜伏时间信号、读取潜伏时间信号以及目标终端操作信号，所述信息是通过所述内部命令/地址信号而输入的；被配置为：在模式寄存器读取操作期间，与所述内部时钟信号同步以基于所述内部芯片选择信号和所述内部命令/地址信号来输出所述输入/输出I/O线的电阻值信息作为预上拉控制信号和预下拉控制信号；并且被配置为：在所述模式寄存器读取操作期间，与所述内部时钟信号同步以基于所述内部芯片选择信号和所述内部命令/地址信号来输出储存的所述目标终端信号、储存的所述写入潜伏时间信号、储存的所述读取潜伏时间信号、以及储存的所述目标终端操作信号；以及
驱动控制电路，其被配置为：当所述写入标志信号被输入到所述驱动控制电路时，从所述目标终端操作信号产生所述数据使能信号，并且被配置为：当所述写入标志信号被输入到所述驱动控制电路时，从所述预上拉控制信号和所述预下拉控制信号产生所述上拉控制信号和所述下拉控制信号。


9.如权利要求8所述的半导体系统，其中，所述驱动控制电路包括：
片上终端ODT控制电路，其被配置为产生目标写入信号，所述目标写入信号是在所述目标终端操作信号被使能时、在所述写入标志信号被输入到所述片上终端ODT控制电路的时间点被使能；
使能信号发生电路，其被配置为在所述读取操作期间从所述读取标志信号产生所述数据使能信号，被配置为在所述写入操作期间输出所述目标写入信号作为预使能信号，并且被配置为将所述目标写入信号反相缓冲以产生所述数据使能信号；以及
控制信号发生电路，其被配置为从所述预上拉控制信号产生所述上拉控制信号，并且被配置为基于所述预使能信号来从所述目标终端信号或所述预下拉控制信号产生所述下拉控制信号。


10.如权利要求6所述的半导体系统，其中，所述驱动信号发生电路包括：
上拉/下拉信号发生电路，其被配置为产生上拉信号和下拉信号，所述上拉信号和所述下拉信号之一是基于所述第二数据的逻辑电平而被选择性地使能；以及
驱动信号输出电路，其被配置为：当所述上拉信号和所述下拉信号被使能时，从所述上拉控制信号和所述下拉控制信号产生所述上拉驱动信号和所述下拉驱动信号。


11.如权利要求10所述的半导体系统，其中，所述驱动信号输出电路包括：
上拉驱动信号输出电路，其被配置为：当所述上拉信号被使能时，输出所述上拉控制信号作为所述上拉驱动信号；以及
下拉驱动信号输出电路，其被配置为：当所述下拉信号或所述数据使能信号被使能时，输出所述下拉控制信号作为所述下拉驱动信号。


12.一种半导体系统，包括：
控制器，其被配置为输出时钟信号、第一芯片选择信号和第二芯片选择信号、以及命令/地址信号，并且被配置为包括控制器终端电路，所述控制器终端电路在读取操作期间被接通而在写入操作期间被关断；
第一半导体器件，其被配置为包括第一内部终端电路，所述第一内部终端电路基于所述第一芯片选择信号和所述命令/地址信号而在所述读取操作和所述写入操作期间被关断；以及
第二半导体器件，其被配置为包括第二内部终端电路，所述第二内部终端电路基于所述第二芯片选择信号和所述命令/地址信号而在所述读取操作和所述写入操作期间被接通，
其中，所述控制器终端电路、所述第一内部终端电路和所述第二内部终端电路彼此共享要被驱动的输入/输出I/O线。


13.如权利要求12所述的半导体系统，
其中，所述控制器在所述读取操作期间经由所述输入/输出I/O线接收第一数据，并且在所述写入操作期间经由所述输入/输出I/O线输出第二数据；以及
其中，所述第一半导体器件在所述读取操作期间经由所述输入/输出I/O线输出所述第一数据，并且在所述写入操作期间接收并储存所述第二数据。


14.如权利要求12所述的半导体系统，
其中，在所述读取操作期间，所述控制器终端电路的驱动能力被调整为与所述输入/输出I/O线的电阻值相匹配；以及
其中，在所述写入操作期间，所述第一内部终端电路的驱动能力被调整为与所述输入/输出I/O线的电阻值相匹配。


15.如权利要求12所述的半导体系统，其中，所述第二内部终端电路被配置为在所述读取操作和所述写入操作期间利用预定的驱动能力来驱动所述输入/输出I/O线。


16.如权利要求12所述的半导体系统，其中，所述第一半导体器件包括：
第一内部I/O电路，其被配置为与所述时钟信号同步以基于所述第一芯片选择信号和所述命令/地址信号而在所述写入操作期间从加载在所述输入/输出I/O线上的第二数据产生第一内部数据，被配置为基于所述第一芯片选择信号和所述命令/地址信号而在所述读取操作期间从所述第一内部数据产生第一数据以及经由所述输入/输出I/O线输出所述第一数据，并且被配置为基于所述第一芯片选择信号和所述命令/地址信号来产生用于调整驱动所述输入/输出I/O线的驱动能力的第一上拉驱动信号和第一下拉驱动信号；
第一内部终端电路，其被配置为：在所述写入操作期间，利用基于所述第一上拉驱动信号和所述第一下拉驱动信号而调整的驱动能力来驱动所述输入/输出I/O线；以及
第一存储电路，其被配置为在所述写入操作期间储存所述第一内部数据，并且被配置为在所述读取操作期间输出储存的所述第一内部数据。


17.如权利要求16所述的半导体系统，
其中，所述第一内部I/O电路被配置为：在模式寄存器写入操作期间，储存关于所述输入/输出I/O线的电阻值的信息，所述信息是通过所述命令/地址信号而输入的；以及
其中，所述第一内部I/O电路被配置为：在模式寄存器读取操作期间，输出关于所述输入/输出I/O线的电阻值的信息。


18.如权利要求16所述的半导体系统，其中，所述第一内部I/O电路包括：
第一输入缓...

【专利技术属性】
技术研发人员：李釉钟，郭康燮，尹荣俊，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR