一种低压降稳压器和相关方法技术

本发明专利技术公开了一种低压降稳压器，耦接于接收一时钟信号的一负载电路，并且该低压降稳压器包括一放大器；一功率晶体管，包括一控制端，耦接于所述放大器的一输出端；以及一第一端，耦接于一负输入端的所述放大器和所述负载电路；以及一控制电路，用来根据所述时钟信号控制流过所述功率晶体管的一电流。

【技术实现步骤摘要】
一种低压降稳压器和相关方法
本专利技术涉及一种低压降稳压器(LowDropoutVoltageRegulator，LDO)及相关方法，尤其涉及一种低压降稳压器和相关方法，其能够通过基于时钟电路，抑制低压降稳压器的输出电压的波纹(Ripple)。
技术介绍
所谓基于时钟电路抑制是指，如逐次逼近寄存器模数转换器(SuccessiveApproximationRegisterAnalog-to-digitalConverter，SARADC)，闪存模数转换器(Analog-to-digitalConverter，ADC)、基于开关的放大器，并且具有低功耗特性。例如，逐次逼近寄存器模数转换器已被广泛使用于各种应用。对于能量问题，逐次逼近寄存器模数转换器可以由一相对低的DC(直流)电压供电。低压降稳压器用来为逐次逼近寄存器模数转换器提供电源。然而，当时钟信号为低时，逐次逼近寄存器模数转换器吸收更多电流，其导致LDO的输出电压内的波纹(Ripple)，并且可降低逐次逼近寄存器模数转换器的性能。在现有技术中，已经使用了几种方法来抑制波纹。在现有技术中本文档来自技高网...

【技术保护点】
1.一种低压降稳压器，其特征在于，耦接于一负载电路，所述负载电路接收一时钟信号，所述低压降稳压器包括：/n一放大器；/n一功率晶体管，包括：/n一控制端，耦接于所述放大器的一输出端；以及/n一第一端，耦接于所述放大器的一第一输入端和所述负载电路；以及/n一控制电路，接收该时钟信号，耦接于所述功率晶体管的所述控制端，用来产生一耦合信号，以响应所述时钟信号，控制流过所述功率晶体管的一电流。/n

【技术特征摘要】
20190106 US 16/240,7781.一种低压降稳压器，其特征在于，耦接于一负载电路，所述负载电路接收一时钟信号，所述低压降稳压器包括：
一放大器；
一功率晶体管，包括：
一控制端，耦接于所述放大器的一输出端；以及
一第一端，耦接于所述放大器的一第一输入端和所述负载电路；以及
一控制电路，接收该时钟信号，耦接于所述功率晶体管的所述控制端，用来产生一耦合信号，以响应所述时钟信号，控制流过所述功率晶体管的一电流。


2.如权利要求1所述低压降稳压器，其特征在于，所述控制电路控制所述功率晶体管，使得在所述时钟信号的一第一半周期中流过所述功率晶体管的一第一电流大于在所述时钟信号的一第二半周期中流过所述功率晶体管的一第二电流；在所述第一半周期中，所述时钟信号为一第一时钟电压，在所述第二半周期中，所述时钟信号为一第二时钟电压；在所述第一半周期中，所述负载电路吸收一第一吸收电流，在所述第二半周期中，所述负载电路吸收一第二吸收电流，所述第一吸收电流大于所述第二吸收电流。


3.如权利要求2所述低压降稳压器，其特征在于，所述第一时钟电压低于所述第二时钟电压。


4.如权利要求2所述低压降稳压器，其特征在于，所述功率晶体管是一N型晶体管，在所述第一半周期中，所述控制电路产生一第一控制电压至所述功率晶体管的所述控制端；在所述第二半周期中，所述控制电路产生一第二控制电压至所所述功率晶体管的所述控制端，所述第一控制电压高于所述第二控制电压。


5.如权利要求2所述低压降稳压器，其特征在于，所述功率晶体管是一P型晶体管，在所述第一半周期中，所述控制电路产生一第三控制电压至所所述功率晶体管的所述控制端；在所述第二半周期中，所述控制电路产生一第四控制电压至所所述功率晶体管的所述控制端，所述第三控制电压低于所述第四控制电压。


6.如权利要求1所述低压降稳压器，其特征在于，所述控制电路将所述耦合信号传递至所述功率晶体管的所述控制端，所述耦合信号与所述时钟信号同步。


7.如权利要求1所述低压降稳压器，其特征在于，所述控制电路包括一耦合电容，耦接于所述功率晶体管的所述控制端。


8.如权利要求7所述低压降稳压器，其特征在于，所述控制电路包括一驱动电路，耦接于所述耦合电容。
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【专利技术属性】
技术研发人员：郭亮廷，陈慕蓉，廖祈钧，
申请(专利权)人：联咏科技股份有限公司，
类型：发明
国别省市：中国台湾;71