DRAM测试系统技术方案

本实用新型专利技术公开了一种DRAM测试系统，包括：主控系统、第一FPGA系统、第一连接器、第二连接器及两个级联连接器。其中第一FPGA系统与所述主控系统连接，用于执行DRAM测试动作。第一连接器与所述第一FPGA系统连接，用于连接被测DRAM。第二连接器与所述CPU系统和FPGA系统连接，用于连接外部设备。两个级联连接器皆分别与所述主控系统和FPGA系统连接，用于多个上述技术方案的DRAM测试系统之间的级联。根据上述技术方案的DRAM测试系统，多个DRAM测试系统之间可以灵活级联，可以根据测试需求构成不同规模的DRAM测试系统，提高测试效率的同时保证资源利用最大化。

【技术实现步骤摘要】
DRAM测试系统
本技术涉及存储器测试领域，特别涉及一种DRAM测试系统。
技术介绍
现有DRAM测试一般采用专用的存储器测试机台测试，其测试规模往往在机台出厂时就已经固定，在生产过程中如需要扩展测试规模时需要重新定制，不够灵活，且产量缩减时还会造成资源的浪费。
技术实现思路
本技术旨在至少解决现有技术中存在的技术问题之一。为此，本技术提出一种DRAM测试系统，系统构成简单且成本低，多个DRAM测试系统之间还可以互相级联，可以灵活实现不同规格的批量测试。根据本技术的实施例的DRAM测试系统，主控系统；第一FPGA系统，与所述主控系统连接，用于执行DRAM测试动作；第一连接器，连接于所述第一FPGA系统与待测DRAM之间，用于传递所述第一FPGA系统发送给待测DRAM的测试信号及待测DRAM返回给所述第一FPGA系统的反馈信号；第二连接器，连接于所述主控系统与外部设备之间，用于传递所述主控系统与外部设备的通讯信息；两个级联连接器，与所述主控系统和FPGA系统分别连接，用于级联。根据本技术实施例的DRAM测试系统，至本文档来自技高网...

【技术保护点】
1.一种DRAM测试系统，其特征在于，包括：/n主控系统；/n第一FPGA系统，与所述主控系统连接，用于执行DRAM测试动作；/n第一连接器，连接于所述第一FPGA系统与待测DRAM之间，用于传递所述第一FPGA系统发送给待测DRAM的测试信号及待测DRAM返回给所述第一FPGA系统的反馈信号；/n第二连接器，连接于所述主控系统与外部设备之间，用于传递所述主控系统与外部设备的通讯信息；/n两个级联连接器，与所述主控系统和FPGA系统分别连接，用于级联。/n

【技术特征摘要】
1.一种DRAM测试系统，其特征在于，包括：
主控系统；
第一FPGA系统，与所述主控系统连接，用于执行DRAM测试动作；
第一连接器，连接于所述第一FPGA系统与待测DRAM之间，用于传递所述第一FPGA系统发送给待测DRAM的测试信号及待测DRAM返回给所述第一FPGA系统的反馈信号；
第二连接器，连接于所述主控系统与外部设备之间，用于传递所述主控系统与外部设备的通讯信息；
两个级联连接器，与所述主控系统和FPGA系统分别连接，用于级联。


2.根据权利要求1所述的DRAM测试系统，其特征在于，还包括第二FPGA系统和与所述第二FPGA系统连接的第三连接器，所述第二FPGA系统用于执行DRAM测试动作，所述第三连接器作为所述第二FPGA系统与待测DRAM连接的连接介质，用于传递所述第二FPGA系统发送给待测DRAM的测试信号及待测DRAM返回给所述第二FPGA系统的反馈信号，所述第二FPGA系统与所述主控系统连接并受所述主控系统控制、所述第二FPGA系统还分别与所述第二连接器和两个所述级联连接器连接。


3.根据权利要求2所述的DRAM测试系统，其特征在于，所述主控系统包括CPU、CPU接口单元和CPU存储单元，CPU接口单元和所述CPU存储单元与所述CPU连接，所述CPU分别与所述第一FPGA系统和所述第二FPGA系统连接，所述CPU接口单元分别与第二连接器和两个级联连接器连接。


4.根据权利要求3所述的DRAM测试系统，其特征在于，所述第一F...

【专利技术属性】
技术研发人员：王烈洋，颜军，占连样，陈像，陈伙立，
申请(专利权)人：珠海欧比特宇航科技股份有限公司，
类型：新型
国别省市：广东;44