碳化硅半导体装置及碳化硅半导体装置的制造方法制造方法及图纸

本发明专利技术提供能够有效且尺寸精度良好地形成在与沟槽侧壁分离的部分具有高浓度区的基区的碳化硅半导体装置和碳化硅半导体装置的制造方法。p型基区(2)由p

【技术实现步骤摘要】
碳化硅半导体装置及碳化硅半导体装置的制造方法
本专利技术涉及碳化硅半导体装置及碳化硅半导体装置的制造方法。
技术介绍
碳化硅(SiC)由于带隙比硅(Si)宽，所以最大电场强度比硅大，因此作为能够充分减小通态电阻的半导体材料备受期待。另外，在将碳化硅用作半导体材料的半导体装置(以下记为碳化硅半导体装置)中，寻求低通态电阻化，采用了在垂直型MOSFET(MetalOxideSemiconductorFieldEffectTransistor：绝缘栅型场效应晶体管)中容易结构性地得到低通态电阻特性的沟槽栅极结构。沟槽栅极结构是在形成于半导体基板的正面的沟槽内埋入了MOS栅极的MOS栅极结构。在沟槽栅极结构中，在p型基区的沿着沟槽侧壁的部分沿纵向(深度方向)形成沟道(n型的反转层)。通过使p型基区的厚度变薄，从而沟道长度变短，能够因短沟道化而实现低通态电阻化，但是由于短沟道效应增加而产生新的问题。因此，提出了用于对因短沟道效应增加而产生的问题进行改善的结构(例如，参照下述专利文献1)。在下述专利文献1中公开了如下结构：在n++型源区的正下方设置有与沟槽侧壁相距预定距离且与p型基区的形成了沟道的部分邻接，并且杂质浓度比p型基区高的p+型区。该p+型区是抑制分别从p型基区与n++型源区的pn结以及p型基区与n型电流扩散区的pn结向p型基区内延伸的耗尽层，即所谓的晕状(HALO)区域。晕状区域通过向沟槽的侧壁从倾斜方向以离子方式注入p型杂质(以下记为倾斜离子注入)而形成。将不具备晕状区域的现有的碳化硅半导体装置示于图13。图13是表示现有的碳化硅半导体装置的结构的截面图。图13所示的现有的碳化硅半导体装置110是不具备晕状区域的垂直型MOSFET。半导体基板130是在由碳化硅构成的n+型起始基板(未图示)上依次堆积n-型漂移区101和p型基区102的各碳化硅外延层131、132而形成的碳化硅外延基板。通过使p型碳化硅外延层132的厚度t101变薄，从而沟道长度L变短，能够进行短沟道化。在半导体基板130的内部，在距离半导体基板130的正面比沟槽106的底面靠近漏极侧的深的位置处选择性地设置有第一p+型区121、第二p+型区122。第一p+型区121与沟槽106的底面对置。第一p+型区122以与沟槽106分离的方式选择性地设置在相邻的沟槽106之间(台面区)。通过设置这些第一p+型区121、第二p+型区122，从而实现在关断时施加到栅极绝缘膜电场的抑制和耐压提高。符号111～113是构成源电极的金属膜。对该图13所示的现有的碳化硅半导体装置110的制造方法进行说明。图14是表示现有的碳化硅半导体装置的制造方法的概要的流程图。在由碳化硅构成的n+型起始基板上堆积n-型碳化硅外延层131。在不同的条件下反复进行离子注入，在n-型碳化硅外延层131的内部分别选择性地形成n型电流扩散区103和第一p+型区121、第二p+型区122。n-型碳化硅外延层131的除了n型电流扩散区103和第一p+型区121、第二p+型区122以外的部分为n-型漂移区101。接下来，在n-型碳化硅外延层131的上方堆积p型碳化硅外延层132(步骤S101)。接下来，向p型碳化硅外延层132进行以离子方式注入用于栅极阈值电压控制的n型杂质或p型杂质(以下记为沟道离子注入)(步骤S102)。接下来，除去p型碳化硅外延层132的外周部，而在有源区使p型碳化硅外延层132残留成台面(mesa)状(步骤S103)。接下来，对p型碳化硅外延层132进行用于形成n++型源区104的离子注入(步骤S104)。接下来，对p型碳化硅外延层132进行用于形成p++型接触区105的离子注入(步骤S105)。在步骤S105的处理中，通过加速能量不同的多级(这里为3级)的离子注入来形成箱型轮廓的p++型接触区105。该3级的离子注入的条件是以1价的铝(Al+)为掺杂剂，将其加速能量分别设为160keV、90keV和40keV。p型碳化硅外延层132的除了n++型源区104和p++型接触区105以外的部分为p型基区102。接下来，在包围有源区的周围的边缘终端区形成预定的耐压结构(步骤S106)。接下来，进行用于使以离子方式注入到半导体基板130的所有杂质活化的热处理(步骤S107)。接下来，形成与半导体基板130的正面相距预定深度的沟槽106(步骤S108)。接下来，介由栅极绝缘膜107在沟槽106的内部形成栅电极108(步骤S109)。然后，通过在半导体基板130的两面分别形成源电极和漏极(未图示)作为表面电极(步骤S110)，从而完成图13所示的MOSFET。接下来，对具备晕状区域的现有的碳化硅半导体装置的制造方法进行说明。图15是表示现有的碳化硅半导体装置的制造方法的另一个例子的概要的流程图。图15所示的现有的碳化硅半导体装置的制造方法与图14所示的现有的碳化硅半导体装置110的制造方法的不同之处在于，在形成沟槽(步骤S117)之后且形成栅电极(步骤S120)之前通过向沟槽侧壁的倾斜离子注入来形成晕状区域(步骤S118)。用于杂质活化的热处理(步骤S119)在形成晕状区域之后进行。通过控制步骤S118的倾斜离子注入的加速能量，从而能够在与沟槽侧壁相距预定距离的部分形成晕状区域，并相对降低p型基区的沿着沟槽的侧壁的部分的p型杂质浓度。p型基区的沿着沟槽的侧壁的部分是形成有沟道的部分。图15所示的现有的碳化硅半导体装置的制造方法的步骤S111～S117、S119～S121分别与图14所示的现有的碳化硅半导体装置110的制造方法的S101～S106、S108、S107、S109、S110相同。作为相对地降低p型基区中的形成了沟道的部分的杂质浓度的方法，提出了如下方法。以离子方式将p型杂质注入到n-型漂移区的内部而形成作为p型基区的p+型区。此时，p型杂质从该p+型区向内外扩散，与该p+型区邻接的部分反转成p型而成为p型区域(例如，参照下述专利文献2)。在下述专利文献2中，通过在p型基区的沿着沟槽侧壁的部分形成该反转成p型而成为p型区域的部分，从而相对地降低了p型基区的形成有沟道的部分的杂质浓度。现有技术文献专利文献专利文献1：日本特开2017-168665号公报专利文献2：日本特开2007-281265号公报
技术实现思路
技术问题如上所述，通过在MOSFET设置晕状区域，从而即使为了实现低通态电阻化而缩短了沟道长度，也能够在MOSFET导通时抑制短沟道效应(从源极侧和漏极侧分别向p型基区内延伸的耗尽层所产生的效应)的增大，能够抑制栅极阈值电压的降低。因此，能够兼顾低通态电阻和高的栅极阈值电压。然而，在通过向沟槽侧壁的倾斜离子注入来形成晕状区域的情况下，容易在晕状区域的形成位置产生偏差，担心形成在1片半导体晶片面内的各单位单元(cell)的特性大幅偏差。作为晕状区域的形成位置偏差的主要原因，可举出沟槽的尺寸、沟槽侧壁的角度、离子注入源相距沟槽侧壁的位置和半导体晶单面内本文档来自技高网...

【技术保护点】
1.一种碳化硅半导体装置，其特征在于，具备：/n半导体基板，其由碳化硅构成；/n第1导电型的第1半导体层，其设置于所述半导体基板的正面侧；/n第2半导体层，其设置于比所述第1半导体层靠近所述半导体基板的正面侧的位置，形成所述半导体基板的正面；/n第1导电型的第1半导体区，其选择性地设置于所述第2半导体层的表面；/n第2导电型的第2半导体区，其选择性地设置于所述第2半导体层的表面；/n第2导电型的第3半导体区，其是所述第2半导体层的除了所述第1半导体区和所述第2半导体区以外的部分，且杂质浓度比所述第2半导体区的杂质浓度低；/n第2导电型的高浓度区，其是所述第3半导体区的一部分，且在深度方向上与所述第2半导体区对置；/n第2导电型的低浓度区，其是所述第3半导体区的除了所述高浓度区以外的部分，在与所述半导体基板的正面平行的方向上与所述高浓度区对置，且在深度方向上与所述第1半导体区和所述第1半导体层对置；/n沟槽，其从所述半导体基板的正面贯穿所述第1半导体区和所述低浓度区而到达所述第1半导体层；/n栅电极，其隔着栅极绝缘膜设置于所述沟槽的内部；/n第1电极，其与所述第1半导体区和所述第2半导体区电连接；以及/n第2电极，其设置于所述半导体基板的背面，/n所述高浓度区的杂质浓度沿与所述半导体基板的正面平行的方向随着接近所述低浓度区而降低。/n...

【技术特征摘要】
20181227 JP 2018-2444711.一种碳化硅半导体装置，其特征在于，具备：
半导体基板，其由碳化硅构成；
第1导电型的第1半导体层，其设置于所述半导体基板的正面侧；
第2半导体层，其设置于比所述第1半导体层靠近所述半导体基板的正面侧的位置，形成所述半导体基板的正面；
第1导电型的第1半导体区，其选择性地设置于所述第2半导体层的表面；
第2导电型的第2半导体区，其选择性地设置于所述第2半导体层的表面；
第2导电型的第3半导体区，其是所述第2半导体层的除了所述第1半导体区和所述第2半导体区以外的部分，且杂质浓度比所述第2半导体区的杂质浓度低；
第2导电型的高浓度区，其是所述第3半导体区的一部分，且在深度方向上与所述第2半导体区对置；
第2导电型的低浓度区，其是所述第3半导体区的除了所述高浓度区以外的部分，在与所述半导体基板的正面平行的方向上与所述高浓度区对置，且在深度方向上与所述第1半导体区和所述第1半导体层对置；
沟槽，其从所述半导体基板的正面贯穿所述第1半导体区和所述低浓度区而到达所述第1半导体层；
栅电极，其隔着栅极绝缘膜设置于所述沟槽的内部；
第1电极，其与所述第1半导体区和所述第2半导体区电连接；以及
第2电极，其设置于所述半导体基板的背面，
所述高浓度区的杂质浓度沿与所述半导体基板的正面平行的方向随着接近所述低浓度区而降低。


2.根据权利要求1所述的碳化硅半导体装置，其特征在于，所述高浓度区的宽度比所述第2半导体区的宽度宽。


3.根据权利要求1或2所述的碳化硅半导体装置，其特征在于，所述高浓度区在深度方向上与所述第1半导体区和所述第2半导体区对置，
所述高浓度区的杂质浓度随着从杂质浓度最大的深度位置分别朝向所述半导体基板的正面侧和背面侧而变低，
所述高浓度区的杂质浓度最大的深度位置在深度方向上与所述第1半导体区分离。


4.根据权利要求1～3中任一项所述的碳化硅半导体装置，其特征在于，从所述高浓度区到所述沟槽的距离为0.04μm以上且0.2μm以下。


5.根据权利要求4所述的碳化硅半导体装置，其特征在于，从所述高浓度区到所述沟槽的距离为0.06μm以上且0.1μm以下。


6.一种碳化硅半导体装置的制造方法，其特征在于，包括：
第1工序，在由碳化硅构成的第1导电型的起始基板的表面堆积由碳化硅构成的第1导电型的第1半导体层，所述第1半导体层的杂质浓度比所述起始基板的杂质浓度低；
第2工序，在所述第1半导体层的表面形成由碳化硅构成的第2导电型的第2半导体层，形成背面为所述起始基板且正面为所述第2半导体层的半导体基板；
第3工序，在所述第2半导体层的表面选择性地形成第1导电型的第1半导体区；

【专利技术属性】
技术研发人员：内海诚，荒冈干，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本;JP