半导体器件及其形成方法技术

公开了封装的半导体器件及其形成方法，封装的半导体器件包括设置在电源模块和包含集成电路的封装件之间的包含集成无源器件的封装组件。在实施例中，一种器件包括：第一封装组件，包括第一集成电路管芯；第一密封剂，至少部分地围绕第一集成电路管芯；以及再分布结构，位于第一密封剂上并且耦合至第一集成电路管芯；第二封装组件，接合到第一封装组件，第二封装组件包括集成无源器件；以及第二密封剂，至少部分地围绕集成无源器件；以及电源模块，通过第二封装组件附接到第一封装组件。本发明专利技术的实施例还涉及半导体器件及其形成方法。

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术的实施例涉及半导体器件及其形成方法。
技术介绍
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速的增长。大部分情况下，集成密度的改进来自最小部件尺寸的反复减小，这允许更多的组件集成到给定的区域中。随着对缩小电子器件的需求的增长，已经出现了对更小且更具创造性的半导体管芯封装技术的需求。这种封装系统的一个示例是叠层封装(PoP)技术。在PoP器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部上，以提供高水平的集成和组件密度。PoP技术通常能够在印刷电路板(PCB)上生产功能增强且占用面积小的半导体器件。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：第一封装组件，包括：第一集成电路管芯；第一密封剂，至少部分地围绕所述第一集成电路管芯；和再分布结构，位于所述第一密封剂上并且耦合至所述第一集成电路管芯；第二封装组件，接合到所述第一封装组件，所述第二封装组件包括：集成无源器件；和第二密封剂，至少部分地围绕所述集成无源器件；以及电源模块，通过所述第二封装组件附接到所述第一封装组件。本专利技术的另一实施例提供了一种形成半导体器件的方法，包括：形成第一封装组件，其中，形成所述第一封装组件包括：将第一集成无源器件附接到第一再分布结构；用密封剂密封所述第一集成无源器件；和在所述第一集成无源器件和所述密封剂上方形成第二再分布结构；将电源模块附接到所述第二再分布结构；以及将所述第一再分布结构接合到第二封装组件的第三再分布结构，所述第二封装组件包括耦合到所述第三再分布结构的第一集成电路管芯。本专利技术的又一实施例提供了一种半导体器件，包括：第一封装件，所述第一封装件包括多个集成电路管芯；多个电源模块，位于所述第一封装件上方，每个所述电源模块在垂直于所述第一封装件的主表面的方向上直接设置在所述集成电路管芯上方；以及多个封装组件，插入在所述集成电路管芯和所述电源模块之间，每个所述封装组件包括集成无源器件(IPD)。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1至图4、图5A、图5B、图6至图15、图16A至图16C、图17A至图17C、图18A至图18E示出了根据一些实施例的在形成第一封装件的工艺期间的中间步骤的截面图。图19至图24示出了根据一些实施例的在形成晶圆上系统(SoW)封装件的工艺期间的中间步骤的截面图。图25至图32示出了根据一些实施例的在形成封装器件的工艺期间的中间步骤的截面图。图33至图38示出了根据一些实施例的封装器件的顶视图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个实例中重复参考数字和/或字母。该重复是为了简单的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。尽管以下详细描述了实施例，但是本文提供了本专利技术的一般描述。在一般意义上，本文描述的实施例提供了一种封装件，其中，通过将IPD封装件堆叠在电源模块(有时称为插座)和集成扇出(InFO)结构之间，集成无源器件(IPD)被封装并集成到晶圆上系统(SoW)封装件(例如，超大型扇出晶圆级封装件)中。实施例SoW封装件可以在10000mm2或更大的封装面积中包括互连功能管芯的任何组合。例如，SoW封装件内的互连功能管芯可以提供完整电气系统的每个组件，以在数据中心应用、服务器应用中提供高性能计算(HPC)(例如，人工智能(AI)服务器的加速器、云计算系统、边缘计算系统等)。电源模块可以通过IPD封装件连接到SoW封装件的功能管芯。每个电源模块可以为SoW封装件内的单个功能管芯或多个功能管芯提供电源管理。本文描述的一些或所有实施例的有利特征可以包括IPD和功能管芯之间的较短距离，这可以增强配电网络(PDN)性能。一些实施例可以提供3D堆叠的IPD与InFO工艺的集成，从而使得实施例的采用是可行的。在一些实施例中，IPD的3D堆叠避免了需要从插座表面(例如，封装件的占用面积)去除球栅阵列(BGA)连接件的需要，允许通过用于电流处理的增加的面积(例如，更多的BGA连接件)来改善电流处理。图1至图16C示出了根据一些实施例的在形成第一封装组件100的工艺期间的中间步骤的截面图。根据各个实施例，第一封装组件100是包括一个或多个IPD的IPD封装件，IPD封装件可以在模块(例如，图17A至图17C所示的模块160)和SoW封装件(例如，图24所示的SoW封装件400)之间实现。图1示出了第一封装区域101A和第二封装区域101B，其中可以封装一个或多个IPD，诸如下面参考图4讨论的IPD50A。在图1中，提供了载体衬底102，并且在载体衬底102上形成释放层104。载体衬底102可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底102可以是晶圆，使得可以在载体衬底102上同时形成多个封装件。释放层104可以由基于聚合物的材料形成，其可以与载体衬底102一起从将在后续步骤中形成的上面的结构中去除。在一些实施例中，释放层104是基于环氧的热释放材料，在加热时失去其粘合特性，例如光热转换(LTHC)释放涂层。在其他实施例中，释放层104可以是紫外线(UV)胶，当暴露于UV光时失去其粘合性。释放层104可以以液体的形式分配并固化，可以是层压在载体衬底102上的层压膜等。释放层104的顶面可以是水平的并且可以具有高度的平坦度。在图2中，可以在释放层104上形成背侧再分布结构106。在所示的实施例中，背侧再分布结构106包括介电层108、金属化图案110(有时称为再分布层或再分布线)和介电层112。背侧再分布结构106是可选的。在一些实施例中，代替背侧再分布结构106，在释放层104上形成没有金属化图案的介电层。介电层108可以形成在释放层104上。介电层108的底面可以与释放层104的顶面接触。在一些实施例中，介电层108可以由聚合物形成，例如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等。在其他实施例中，介本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n第一封装组件，包括：/n第一集成电路管芯；/n第一密封剂，至少部分地围绕所述第一集成电路管芯；和/n再分布结构，位于所述第一密封剂上并且耦合至所述第一集成电路管芯；/n第二封装组件，接合到所述第一封装组件，所述第二封装组件包括：/n集成无源器件；和/n第二密封剂，至少部分地围绕所述集成无源器件；以及/n电源模块，通过所述第二封装组件附接到所述第一封装组件。/n

【技术特征摘要】
20181226 US 62/785,133;20191001 US 16/589,7581.一种半导体器件，包括：
第一封装组件，包括：
第一集成电路管芯；
第一密封剂，至少部分地围绕所述第一集成电路管芯；和
再分布结构，位于所述第一密封剂上并且耦合至所述第一集成电路管芯；
第二封装组件，接合到所述第一封装组件，所述第二封装组件包括：
集成无源器件；和
第二密封剂，至少部分地围绕所述集成无源器件；以及
电源模块，通过所述第二封装组件附接到所述第一封装组件。


2.根据权利要求1所述的半导体器件，还包括耦合到所述再分布结构的电连接件，所述电连接件环绕所述第二封装组件。


3.根据权利要求2所述的半导体器件，其中，所述第二封装组件不包括设置在所述第二密封剂中的有源器件。


4.根据权利要求1所述的半导体器件，其中，所述电源模块使用焊料接合而接合到所述第二封装组件。


5.根据权利要求1所述的半导体器件，其中，所述电源模块使用弹簧型接触件耦合到所述第二封装组件。


6.根据权利要求5所述的半导体器件，还包括延伸穿过所述第一封装组件的机械支架，所述机械支架接触所述电源模块，所述机械支架将所...

【专利技术属性】
技术研发人员：赖季晖，郑淑蓉，潘国龙，郭庭豪，蔡豪益，刘重希，余振华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71