二进制并联加法器和乘法器制造技术

本发明专利技术描述一种算术逻辑单元ALU，其包含二进制、并联加法器和乘法器以进行算术运算。所述ALU包含加法器电路，其耦合到多路复用器以接收针对于加法运算或乘法运算的输入运算元。在所述乘法运算期间，所述ALU配置成基于第一运算元和第二运算元而确定部分乘积运算元且经由所述多路复用器将所述部分乘积运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的乘积的值的输出。在加法运算期间，所述ALU配置成经由所述多路复用器将所述第一运算元和所述第二运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的总和的值的所述输出。

【技术实现步骤摘要】
二进制并联加法器和乘法器
本申请案涉及一种存储器装置，且确切地说，涉及一种存储器装置中的算术电路。
技术介绍
高数据可靠性、高速存储器存取、低功率和减小的芯片大小是半导体存储器所需的特征。在一些应用中，存储器装置可包含电路，所述电路配置成使用在存储器处从外部主机接收到或从存储器提供到外部主机的数据、地址或其它信息来进行基本算术运算。然而，算术电路可消耗存储器装置的芯片上的额外空间，且算术电路的运算与并不具有算术电路的装置相比可消耗额外功率。
技术实现思路
本公开的一个方面提供一种设备，设备包括：算术逻辑单元(arithmeticlogicunit；ALU)，其包括加法器电路且配置成接收第一运算元和第二运算元，其中，在乘法运算期间，ALU配置成基于第一运算元和第二运算元而确定部分乘积运算元且将部分乘积运算元提供到加法器电路，且加法器电路配置成提供具有等于第一运算元和第二运算元的乘积的值的输出，其中，在加法运算期间，ALU配置成将第一运算元和第二运算元提供到加法器电路，且加法器电路配置成提供具有等于第一运算元和第二运算元的总和的值的输出。本公开的另一方面提供一种存储器装置，存储器装置包括：多个堆叠存储器芯片，其各自具有相应存储器单元阵列；以及控制器，其配置成执行指令以进行与多个堆叠存储器芯片相关联的存储器存取运算，其中控制器包含算术逻辑单元(ALU)，其配置成基于第一所接收运算元和第二所接收运算元而进行算术功能，其中，ALU配置成基于第一所接收运算元和第二所接收运算元而确定部分乘积运算元，其中，在乘法运算期间，ALU配置成将部分乘积运算元提供到ALU的加法器电路作为输入运算元，且在加法运算期间，ALU配置成将第一所接收运算元和第二所接收运算元提供到加法器电路作为输入运算元，其中加法器电路配置成基于输入运算元而在输出端处提供总和。本公开的另一方面提供一种方法，方法包括：在存储器的算术逻辑单元(ALU)处接收第一运算元和第二运算元；基于第一运算元和第二运算元而确定部分乘积运算元；响应于乘法运算命令而将部分乘积运算元提供到ALU的加法器电路，其中加法器电路的输出是第一运算元和第二运算元的乘积；以及响应于加法运算命令而将第一运算元和第二运算元提供到ALU的加法器电路，其中加法器电路的输出是第一运算元和第二运算元的总和。附图说明图1是根据本公开的实施例的存储器的框图。图2是根据本公开的实施例的ALU的框图。图3是根据本公开的实施例的ALU的框图。图4A是根据本公开的实施例的示范性ALU的图式的框图。图4B是根据本公开的实施例的描绘经由ALU推导乘积的示范性表。图4C包含根据本公开的实施例的实例半加法器和实例全加法器的逻辑图。具体实施方式下文阐述某些细节以提供对本公开的实施例的充分理解。然而，所属领域的技术人员将明白，可在没有这些特定细节的情况下实践本公开的实施例。此外，本文中描述的本公开的特定实施例借助于实例而提供，且不应用以将本公开的范围限制于这些特定实施例。在其它情况下，尚未详细地展示众所周知的电路、控制信号、时序协议和软件操作，以便避免不必要地混淆本公开。图1说明根据本公开的实施例的存储器100。存储器100包含具有多个存储器单元的存储器阵列130。存储器单元可以是非易失性存储器单元，如NAND闪存单元，或可通常是任何类型的存储器单元。在一些实施例中，存储器100可以是三维存储器装置，所述三维存储器装置包含具有多个堆叠存储器芯片的存储器阵列130。命令信号、地址信号和写入数据信号可经由主机接口总线128提供到存储器100。类似地，读取数据信号可经由主机接口总线128从存储器100提供到主机。主机接口总线128可连接到输入/输出(input/output；I/O)控制单元120。I/O控制单元120可配置成在主机接口总线128与内部数据总线122、内部地址总线124和内部命令总线126之间路由信号。存储器100进一步包含控制器110，所述控制器配置成直接地或经由内部命令总线126接收控制信号。控制器110可配置成控制存储器100的操作。控制器110可包含算术逻辑单元(ALU)111、定序器112、随机存取存储器(random-accessmemory；RAM)113、只读存储器(read-onlymemory；ROM)114、中断器115和I/O逻辑116。ROM114可配置成存储指令(例如，微码指令)，所述指令配置成由控制器110执行以控制存储器100的操作。RAM113可配置成存储从内部命令总线126接收到的易失性数据(例如，命令信号、地址信号、写入数据信号和/或读取数据信号)，和/或编程在ROM114处存储的指令的执行期间使用的变量。ALU111可配置成对从内部命令总线126接收到的数据(例如，命令信号、地址信号、写入数据信号和/或读取数据信号)、在ROM114处存储的数据、在RAM113处存储的数据或其组合中的一或多个进行二进制算术和/或逻辑运算。举例来说，ALU111可配置成对二进制数据进行二进制加法、二进制乘法、二进制除法、移位运算或其它逻辑运算。在一些实例中，ALU111可包含算术逻辑电路，所述算术逻辑电路配置成对两个所接收运算元选择性地进行二进制加法运算作为与两个所接收运算元相关联的加法运算的部分，或对两个所接收运算元的部分乘积进行二进制加法运算作为与两个所接收运算元相关联的乘法运算的部分。在一些实例中，加法逻辑电路的输入可由多路复用器控制。具有配置成用于加法运算以及乘法运算的算术逻辑电路的ALU111可消耗比包含独立加法逻辑电路和乘法逻辑电路的ALU更少的空间和功率。响应于接收到命令信号和控制信号，定序器112可配置成根据执行排程而控制从ROM114接收到的指令的执行。在一些实例中，执行排程可基于限定时序关系、数据依赖关系、运算类型、存储器阵列130的目标行或其它考虑因素。在一些实例中，执行排程可包含依序运算、并行运算或其组合。定序器112可配置成使并联执行管线同步，在一些实例中，如设置和维持在并联管线上相对于另一执行管线的运算的开始时间。中断器115可配置成管理中断信号，所述中断信号配置成中断ROM114处存储的指令的执行。举例来说，中断信号可响应于进行较高优先级任务的命令而提供中断。I/O逻辑116可配置成控制I/O控制单元120、行解码器140、列解码器150和高速缓存寄存器170以进行用于存储器100的管理和存取操作。地址总线124将块-行地址信号应用于行解码器140且将列地址信号应用于列解码器150。行解码器140和列解码器150可用于选择存储器阵列130的存储器或存储器单元的块以用于存储器操作，如读取、编程和擦除操作。列解码器150可使得将写入数据信号应用于存储器的对应于列地址信号的列，且允许耦合来自对应于列地址信号的列的读取数据信号。响应于由控制器110解码的存储器命令，可读取、编程或擦除阵列130中的存储器单元。耦合到存储器阵列130的读取、编程和本文档来自技高网...

【技术保护点】
1.一种设备，其包括：/n算术逻辑单元ALU，其包括加法器电路且配置成接收第一运算元和第二运算元，其中，在乘法运算期间，所述ALU配置成基于所述第一运算元和所述第二运算元而确定部分乘积运算元且将所述部分乘积运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的乘积的值的输出，其中，在加法运算期间，所述ALU配置成将所述第一运算元和所述第二运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的总和的值的所述输出。/n

【技术特征摘要】
20181231 US 16/237,1041.一种设备，其包括：
算术逻辑单元ALU，其包括加法器电路且配置成接收第一运算元和第二运算元，其中，在乘法运算期间，所述ALU配置成基于所述第一运算元和所述第二运算元而确定部分乘积运算元且将所述部分乘积运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的乘积的值的输出，其中，在加法运算期间，所述ALU配置成将所述第一运算元和所述第二运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的总和的值的所述输出。


2.根据权利要求1所述的设备，其中所述ALU包括配置成接收所述部分乘积运算元和所述第一运算元和所述第二运算元的多路复用器，其中所述多路复用器配置成在所述乘法运算期间将所述部分乘积运算元提供到所述加法器电路且在所述加法运算期间将所述第一运算元和所述第二运算元提供到所述加法器电路。


3.根据权利要求2所述的设备，其中所述ALU包括部分乘积电路，所述部分乘积电路耦合到所述多路复用器，且配置成接收所述第一运算元和所述第二运算元且基于所述第一运算元和所述第二运算元而确定所述部分乘积运算元。


4.根据权利要求3所述的设备，其中所述部分乘积电路包括各自配置成提供相应部分乘积位的多个部分乘积门，其中所述多个部分乘积门中的部分乘积门配置成接收所述第一运算元的相应位和所述第二运算元的相应位，且基于所述第一运算元的所述相应位和所述第二运算元的所述相应位而确定所述相应部分乘积位。


5.根据权利要求4所述的设备，其中所述多个部分乘积门中的所述部分乘积门配置成使用逐位AND逻辑来基于所述第一运算元的所述相应位和所述第二运算元的所述相应位而确定所述相应部分乘积位。


6.根据权利要求3所述的设备，其中所述部分乘积电路包括半加法器电路，所述半加法器电路配置成从所述多个部分乘积门中的两个接收所述相应部分乘积位且提供总和位和进位位，其中所述部分乘积运算元基于所述总和位和所述进位位。


7.根据权利要求3所述的设备，其中所述部分乘积电路包括全加法器电路，所述全加法器电路配置成从所述多个部分乘积门中的三个接收所述相应部分乘积位且提供总和位和进位位，其中所述部分乘积运算元基于所述总和位和所述进位位。


8.一种存储器装置，其包括：
多个堆叠存储器芯片，其各自具有相应存储器单元阵列；以及
控制器，其配置成执行指令以进行与所述多个堆叠存储器芯片相关联的存储器存取运算，其中所述控制器包含算术逻辑单元ALU，其配置成基于第一所接收运算元和第二所接收运算元而进行算术功能，其中，所述ALU配置成基于所述第一所接收运算元和所述第二所接收运算元而确定部分乘积运算元，其中，在乘法运算期间，所述ALU配置成将所述部分乘积运算元提供到所述ALU的加法器电路作为输入运算元，且在加法运算期间，所述ALU配置成将所述第一所接收运算元和所述第二所接收运算元提供到所述加法器电路作为所述输入运算元，其中所述加法器电路配置成基于所述输入运算元而在输出端处提供总和。


9.根据权利要求8所述的存储器装置，其中所述A...

【专利技术属性】
技术研发人员：F·因代利卡托，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US