【技术实现步骤摘要】
二进制并联加法器和乘法器
本申请案涉及一种存储器装置，且确切地说，涉及一种存储器装置中的算术电路。
技术介绍
高数据可靠性、高速存储器存取、低功率和减小的芯片大小是半导体存储器所需的特征。在一些应用中，存储器装置可包含电路，所述电路配置成使用在存储器处从外部主机接收到或从存储器提供到外部主机的数据、地址或其它信息来进行基本算术运算。然而，算术电路可消耗存储器装置的芯片上的额外空间，且算术电路的运算与并不具有算术电路的装置相比可消耗额外功率。
技术实现思路
本公开的一个方面提供一种设备，设备包括：算术逻辑单元(arithmeticlogicunit；ALU)，其包括加法器电路且配置成接收第一运算元和第二运算元，其中，在乘法运算期间，ALU配置成基于第一运算元和第二运算元而确定部分乘积运算元且将部分乘积运算元提供到加法器电路，且加法器电路配置成提供具有等于第一运算元和第二运算元的乘积的值的输出，其中，在加法运算期间，ALU配置成将第一运算元和第二运算元提供到加法器电路，且加法器电路配置成提供具有等于第一运算元...
【技术保护点】
1.一种设备，其包括：/n算术逻辑单元ALU，其包括加法器电路且配置成接收第一运算元和第二运算元，其中，在乘法运算期间，所述ALU配置成基于所述第一运算元和所述第二运算元而确定部分乘积运算元且将所述部分乘积运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的乘积的值的输出，其中，在加法运算期间，所述ALU配置成将所述第一运算元和所述第二运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的总和的值的所述输出。/n
【技术特征摘要】
20181231 US 16/237,1041.一种设备，其包括：
算术逻辑单元ALU，其包括加法器电路且配置成接收第一运算元和第二运算元，其中，在乘法运算期间，所述ALU配置成基于所述第一运算元和所述第二运算元而确定部分乘积运算元且将所述部分乘积运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的乘积的值的输出，其中，在加法运算期间，所述ALU配置成将所述第一运算元和所述第二运算元提供到所述加法器电路，且所述加法器电路配置成提供具有等于所述第一运算元和所述第二运算元的总和的值的所述输出。
2.根据权利要求1所述的设备，其中所述ALU包括配置成接收所述部分乘积运算元和所述第一运算元和所述第二运算元的多路复用器，其中所述多路复用器配置成在所述乘法运算期间将所述部分乘积运算元提供到所述加法器电路且在所述加法运算期间将所述第一运算元和所述第二运算元提供到所述加法器电路。
3.根据权利要求2所述的设备，其中所述ALU包括部分乘积电路，所述部分乘积电路耦合到所述多路复用器，且配置成接收所述第一运算元和所述第二运算元且基于所述第一运算元和所述第二运算元而确定所述部分乘积运算元。
4.根据权利要求3所述的设备，其中所述部分乘积电路包括各自配置成提供相应部分乘积位的多个部分乘积门，其中所述多个部分乘积门中的部分乘积门配置成接收所述第一运算元的相应位和所述第二运算元的相应位，且基于所述第一运算元的所述相应位和所述第二运算元的所述相应位而确定所述相应部分乘积位。
5.根据权利要求4所述的设备，其中所述多个部分乘积门中的所述部分乘积门配置成使用逐位AND逻辑来基于所述第一运算元的所述相应位和所述第二运算元的所述相应位而确定所述相应部分乘积位。
6.根据权利要求3所述的设备，其中所述部分乘积电路包括半加法器电路，所述半加法器电路配置成从所述多个部分乘积门中的两个接收所述相应部分乘积位且提供总和位和进位位，其中所述部分乘积运算元基于所述总和位和所述进位位。
7.根据权利要求3所述的设备，其中所述部分乘积电路包括全加法器电路，所述全加法器电路配置成从所述多个部分乘积门中的三个接收所述相应部分乘积位且提供总和位和进位位，其中所述部分乘积运算元基于所述总和位和所述进位位。
8.一种存储器装置，其包括：
多个堆叠存储器芯片，其各自具有相应存储器单元阵列；以及
控制器，其配置成执行指令以进行与所述多个堆叠存储器芯片相关联的存储器存取运算，其中所述控制器包含算术逻辑单元ALU，其配置成基于第一所接收运算元和第二所接收运算元而进行算术功能，其中，所述ALU配置成基于所述第一所接收运算元和所述第二所接收运算元而确定部分乘积运算元，其中，在乘法运算期间，所述ALU配置成将所述部分乘积运算元提供到所述ALU的加法器电路作为输入运算元，且在加法运算期间，所述ALU配置成将所述第一所接收运算元和所述第二所接收运算元提供到所述加法器电路作为所述输入运算元，其中所述加法器电路配置成基于所述输入运算元而在输出端处提供总和。
9.根据权利要求8所述的存储器装置，其中所述A...
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