基于三值逻辑运算器的MSD并行加法器及其构造方法技术

本发明专利技术提供了一种基于三值逻辑运算器的MSD并行加法器的构造方法，采用符合MSD加法充分条件的5个三值逻辑运算器构造MSD并行加法器。在排列三值逻辑运算器时：可采用如下任意方法：每次将n位的三值运算器重构成一种三值逻辑运算器，经过5次重构实现；每次在n位的三值运算器上重构出输入相同的两个三值逻辑运算器，经过3次重构实现；在n位的三值运算器上同时重构出5个三值逻辑运算器，经过1次重构实现；用不可重构的各相应三值逻辑运算器取代上述重构过程；各三值逻辑运算器通过存储器传递中间数据，或将前一级三值逻辑运算器的输出端直接连接下一级三值逻辑运算器的输入端来传递中间数据。同时提供了一种基于三值逻辑运算器的MSD并行加法器。

MSD parallel adder based on ternary logic operator and its construction method

【技术实现步骤摘要】
基于三值逻辑运算器的MSD并行加法器及其构造方法
本专利技术涉及计算机科学与技术之
，具体地，涉及一种基于三值逻辑运算器的MSD并行加法器(MSD(modifiedsigned-digit)数表达的二进制并行加法器，简称MSD并行加法器)及其构造方法。
技术介绍
当前电子计算机中的加法器受连续进位过程的制约，在位数比较多的加法器中都要忍受进位过程带来的延时，只有在位数很少的情况下，依靠先行进位结构来实现并行加法器。先行进位结构的复杂程度随位数增多而迅速提高，导致超过5位的先行进位并行加法器难以实现，失去工程实用意义。MSD数加法的特征在于向相邻高位的进位不会引发相邻高位向更高位的进位，于是MSD加法没有连续进位的情况，这个特征决定了MSD加法器没有连续进位所造成的延时问题，它的各个数据位同时地独立完成向相邻高位的进位，以及本位的两个输入数据与相邻低位进位值的加法运算，于是MSD加法器是与位数多少无关的并行工作的加法器。MSD数特指用1、0和ī三个符号来表达数值的二进制计数方案。1959年AlgirdasAvizienis博士提出这种计数方案，并给出了一组特殊的二进制加法单元来实现这种计数方案的并行加法运算，但是该方案存在如下问题：没有揭示出所给二进制加法单元的内在逻辑关系，从而使所给出的方法仅仅是一个孤立的特例，缺少科学层面的完整性，导致加法器结构无法优化。本专利技术很好地解决了这一问题。1986年，BarryL.Drake等人将AlgirdasAvizienis设计的这组二进制加法单元的功能表述为一组符号替换规则，但是该方案存在如下问题：给出的符号替换规则完全是AlgirdasAvizienis给出的加法器特例的操作规则变形，仍然没有揭示出MSD并行加法器和三值逻辑运算器之间的内在联系，导致加法器结构无法优化。本专利技术全面解决了这个问题。2010年金翊博士将这组符号替换规则视为一组三值逻辑运算，由此在可重构的三值光学运算器上实现了一种MSD并行光学加法器，但是该方案存在如下问题：仅仅建立了BarryL.Drake等人给出的符号替换规则与对应三值逻辑运算器的内在联系，从而也建立了AlgirdasAvizienis给出的加法器特例与相应三值逻辑运算器之间的联系，而没有建立MSD加法运算与三值逻辑运算之间的完整联系，其加法器结构无法优化。本专利技术解决了这个问题。2010年10月，彭俊杰博士等人将金翊提出的MSD并行光学加法器进行了改进，并申请了中国专利技术专利(ZL201010518342.4)。该专利采用三层叠放在一起的液晶型三值光学运算器来实现金翊博士所提出的光学MSD并行加法器的结构，提出了一种三层液晶型三值光学运算器叠放所组成的MSD并行加法器，其中三层液晶型三值光学运算器所构成的三值逻辑运算器均为三值逻辑光学运算器。但是该专利存在如下问题：仅仅是对金翊给出的光学加法器结构给出了新的光学器件配置方案，但无法对加法器所使用的三值逻辑运算器进行更换，从而不能简化或优化加法器结构。本专利技术全面解决了这个问题。目前没有发现同本专利技术类似技术的说明或报道，也尚未收集到国内外类似的资料。
技术实现思路
本专利技术针对现有技术中存在的上述不足，全面揭示了MSD并行加法器与三值逻辑运算器之间的内在联系，由此提供了一种基于三值逻辑运算器的MSD并行加法器及其构造方法，该MSD并行加法器及其构造方法涉及采用三值逻辑运算器构造MSD并行加法器的一般方法，具有加法器结构多样性、构造方法规范、加法器结构易优化和构造理论完整等优点。为实现上述目的，本专利技术采用如下技术方案。根据本专利技术的一个方面，提供了一种基于三值逻辑运算器的MSD并行加法器的构造方法，其特征在于，采用符合MSD加法充分条件的5个三值逻辑运算器构造MSD并行加法器；其中，所述MSD加法充分条件为：假设对任何两个MSD数：a＝an-1……a1a0，b＝bn-1……b1b0，采用5个不同的三值逻辑运算规则Y、F、Y'、F'和S相继进行位变换，并满足下列四个条件，那么得到的数s＝sn+1sn……s1s0是a和b的和值，且s是MSD数字；条件一，ai+bi＝yi+1×2+fi；其中，i＝0,1,…,n-1；且y0＝fn＝φ，φ表示补入的0，下同；条件二，yi+fi＝y'i+1×2+f'i；其中，i＝0,1,…,n；且y'0＝f'n+1＝φ；条件三，y'i+f'i＝si；其中，i＝0,1,…,n+1；条件四，y'i与f'i不同时为1也不同时为ī；其中，i＝0,1,…,n+1；上述四个条件中的yi、fi、y'i、f'i和si分别来自下列操作：对ai和bi，做Y变换得到yi+1，做F变换得到fi；且y＝ynyn-1…y2y1φ，f＝φfn-1…f1f0；对yi和fi，做Y'变换得到y'i+1，做F'变换得到f'i；且y'＝y'n+1y'n…y'3y'2y’1φ，f'＝φf'nf'n-1…f'1f'0；对y'i和f'i做S变换得到si，且s＝sn+1sn…s1s0。优选地，每一个三值逻辑运算规则均对应一个三值逻辑运算器，在所述四个条件的约束下，能构成MSD并行加法器的5个三值逻辑运算器组共有7类，如下所示：优选地，采用符合MSD加法充分条件的5个三值逻辑运算器构造MSD并行加法器的方法，包括：S1，选择符合MSD加法充分条件的一组三值逻辑运算规则；S2，根据S1中选择的一组三值逻辑运算规则，构造符合MSD加法充分条件的三值逻辑运算器序列，包括：-对功能固定的一组三值逻辑运算器进行操作顺序的排列，构造成符合MSD加法充分条件的三值逻辑运算器序列；-对具有配置运算功能的三值运算器进行重构操作而构成的一组三值逻辑运算器进行操作顺序的排列，构造成符合MSD加法充分条件的三值逻辑运算器序列；S3，根据S2中确定的符合MSD加法充分条件的各三值逻辑运算器的结构，利用不同物理特性的三值运算器构造不同物理特性的MSD并行加法器。优选地，所述S2中，采用三值运算器构造符合MSD加法充分条件的三值逻辑运算器的方法为如下任意一种：-采用可重构的三值运算器，通过5次重构三值运算器，将三值运算器顺序构造成5个符合MSD加法充分条件的三值逻辑运算器；-采用可重构的三值运算器，通过3次重构三值运算器，将三值运算器排列构成5个符合MSD加法充分条件的三值逻辑运算器；其中，在前两次重构中，将三值运算器的各一半分别构造成5个符合MSD加法充分条件的三值逻辑运算器中的两个输入数据相同的三值逻辑运算器；-采用可重构的三值运算器，通过1次重构三值运算器，将三值运算器排列构成5个符合MSD加法充分条件的三值逻辑运算器；其中，在重构中将三值运算器分成5个部分，其中每个部分构造成5个符合MSD加法充分条件的三值逻辑运算器中的一个；-采用可重构的三值运算器，通过构造m+2个加法器数据位实现m位输入数据的并行加法器；其中m表示假设构造MSD并行加本文档来自技高网...

【技术保护点】
1.一种基于三值逻辑运算器的MSD并行加法器的构造方法，其特征在于，采用符合MSD加法充分条件的5个三值逻辑运算器构造MSD并行加法器；其中，所述MSD加法充分条件为：/n假设对任何两个MSD数：a＝an-1……a1a0，b＝bn-1……b1b0，采用5个不同的三值逻辑运算规则Y、F、Y'、F'和S相继进行位变换，并满足下列四个条件，那么得到的数s＝sn+1sn……s1s0是a和b的和值，且s是MSD数字；/n条件一，ai+bi＝yi+1×2+fi；其中，i＝0,1,…,n-1；且y0＝fn＝φ，φ表示补入的0；/n条件二，yi+fi＝y'i+1×2+f'i；其中，i＝0,1,…,n；且y'0＝f'n+1＝φ；/n条件三，y'i+f'i＝si；其中，i＝0,1,…,n+1；/n条件四，y'i与f'i不同时为1也不同时为ī；其中，i＝0,1,…,n+1；/n上述四个条件中的yi、fi、y'i、f'i和si分别来自下列操作：/n对ai和bi，做Y变换得到yi+1；对ai和bi，做F变换得到fi；且y＝ynyn-1…y2y1φ，f＝φfn-1…f1f0；/n对yi和fi，做Y'变换得到y'i+1；对yi和fi，做F'变换得到f'i；且y'＝y'n+1y'n…y'3y'2y’1φ，f'＝φf'nf'n-1…f'1f'0；/n对y'i和f'i做S变换得到si，且s＝sn+1sn…s1s0。/n...

【技术特征摘要】
1.一种基于三值逻辑运算器的MSD并行加法器的构造方法，其特征在于，采用符合MSD加法充分条件的5个三值逻辑运算器构造MSD并行加法器；其中，所述MSD加法充分条件为：
假设对任何两个MSD数：a＝an-1……a1a0，b＝bn-1……b1b0，采用5个不同的三值逻辑运算规则Y、F、Y'、F'和S相继进行位变换，并满足下列四个条件，那么得到的数s＝sn+1sn……s1s0是a和b的和值，且s是MSD数字；
条件一，ai+bi＝yi+1×2+fi；其中，i＝0,1,…,n-1；且y0＝fn＝φ，φ表示补入的0；
条件二，yi+fi＝y'i+1×2+f'i；其中，i＝0,1,…,n；且y'0＝f'n+1＝φ；
条件三，y'i+f'i＝si；其中，i＝0,1,…,n+1；
条件四，y'i与f'i不同时为1也不同时为ī；其中，i＝0,1,…,n+1；
上述四个条件中的yi、fi、y'i、f'i和si分别来自下列操作：
对ai和bi，做Y变换得到yi+1；对ai和bi，做F变换得到fi；且y＝ynyn-1…y2y1φ，f＝φfn-1…f1f0；
对yi和fi，做Y'变换得到y'i+1；对yi和fi，做F'变换得到f'i；且y'＝y'n+1y'n…y'3y'2y’1φ，f'＝φf'nf'n-1…f'1f'0；
对y'i和f'i做S变换得到si，且s＝sn+1sn…s1s0。


2.根据权利要求1所述的基于三值逻辑运算器的MSD并行加法器的构造方法，其特征在于，每一个三值逻辑运算规则均对应一个三值逻辑运算器，在所述四个条件的约束下，能构成MSD并行加法器的5个三值逻辑运算器组共有7类，如下表所示：






3.根据权利要求1所述的基于三值逻辑运算器的MSD并行加法器的构造方法，其特征在于，采用符合MSD加法充分条件的5个三值逻辑运算器构造MSD并行加法器的方法，包括：
S1，选择符合MSD加法充分条件的一组三值逻辑运算规则；
S2，根据S1中选择的一组三值逻辑运算规则，构造符合MSD加法充分条件的三值逻辑运算器序列，包括：
-对功能固定的一组三值逻辑运算器进行操作顺序的排列，构造成符合MSD加法充分条件的三值逻辑运算器序列；
-对具有配置运算功能的三值运算器进行重构操作而构成的一组三值逻辑运算器进行操作顺序的排列，构造成符合MSD加法充分条件的三值逻辑运算器序列；
S3，根据S2中确定的符合MSD加法充分条件的各三值逻辑运算器的结构，利用不同物理特性的三值运算器构造不同物理特性的MSD并行加法器。


4.根据权利要求3所述的基于三值逻辑运算器的MSD并行加法器的构造方法，其特征在于，所述S2中，采用三值运算器构造符合MSD加法充分条件的三值逻辑运算器的方法为如下任意一种：
-采用n位的可重构的三值运算器，通过5次重构三值运算器，将三值运算器的所有运算器位顺序构造成5个符合MSD加法充分条件的三值逻辑运算器；
-采用n位的可重构的三值运算器，通过3次重构三值运算器，将三值运算器排列构成5个符合MSD加法充分条件的三值逻辑运算器；其中，在前两次重构中，将三值运算器位数的各一半分别构造成5个符合MSD加法充分条件的三值逻辑运算器中的两个输入数据相同的三值逻辑运算器；
-采用n位的可重构的三值运算器，通过1次重构三值运算器，将三值运算器排列构成5个符合MSD加法充分条件的三值逻辑运算器；其中，在重构中将三值运算器位数分成5个部分，其中每个部分构造成5个符合MSD加法充分条件的三值逻辑运算器中的一个；
-采用n位的可重构的三值运算器，通过构造m+2个加法器数据位实现m位输入数据的并行加法器；其中m表示假设构造MSD并行加法器的数据位位数；每个加法器数据位包含5个三值运算器位，每个三值运算器位被构造成符合MSD加法充分条件的5个三值逻辑运算器中一个的一位。


5.根据权利要求4所述的基于三值逻辑运算器的MSD并行加法器的构造方法，其特征在于，所述通过5次重构三值运算器，构造MSD并行加法器的方法，包括：
设三值运算器具有n个运算器位；
第1次重构时，将三值运算器的n-2个运算器位构造成n-2位的Y运算器；将全部原始数据按n-2位分组，每一组数据采用Y运算器进行变换，并在每次变换结果的尾部加一个0，得到第1类中间结果y的各组数据；
第2次重构时，将三值运算器的n-2个运算器位构造成n-2位的F运算器；将全部原始数据按n-2位分组，每一组数据采用F运算器进行变换，并在每次变换结果的前部加一个0，得到第1类中间结果f的各组数据；
第3次重构时，将三值运算器的n-1个运算器位构造成n-1位的Y’运算器；将全部第1类中间结果按n-1位分组，每一组数据采用Y’运算器进行变换，并在每次变换结果的尾部加一个0，得到第2类中间结果y’的各组数据；
第4次重构时，将三值运算器的n-1个运算器位构造成n-1位的F’运算器；将全部第1类中间结果按n-1位分组，每一组数据采用F’运算器进行变换，并在每次变换结果的前部加一个0，得到第2类中间结果f’的各组数据；
第5次重构时，将三值运算器的n个运算器位构造成n位的S运算器；将全部第2类中间结果按n位分组，每一组数据采用S运算器进行变换，得到加法器运算结果s。


6.根据权利要求4所述的基于三值逻辑运算器的MSD并行加法器的构造方法，其特征在于，所述通过3次重构三值运算器，构造MSD并行加法器的方法，包括：
设三值运算器具有n个运算器位，其中，0到(n/2)-1位称为低位序部，n/2到n-1位称为高位序部；
第1次重构时，将三值运算器低位序部的n/2-2个运算器位构造成n/2-2位的Y运算器，并将高位序部的n/2-2个运算器位构造成n/2-2位的F运算器；将全部原始数据按n/2-2位分组，每一组数据同时采用Y运算器和F运算器进行变换，并在每次变换的Y运算器的每次输出值的尾部加一个0以及在F运算器的每次输出值的前部加一个0，分别得到第1类中间结果y的各组数据和第1类中间结果f的各组数据；
第2次重构时，将三值运算器低位序部的n/2-1个运算器位构造成n/2-1位的Y’运算器，并将高位序部的n/2-1个运算器位构造成n/2-1位的F'运算器；将全部第1类中间结果按n/2-1位分...

【专利技术属性】
技术研发人员：金翊，沈云付，欧阳山，彭俊杰，张俊杰，王宏健，
申请(专利权)人：上海大学，
类型：发明
国别省市：上海;31