【技术实现步骤摘要】
静电放电防护装置与具有电容的整合被动组件
本专利技术涉及一种集成电路的封装，且特别是涉及一种静电放电防护装置与具有电容的整合被动组件。
技术介绍
扇出型(fan-out)封装被视为下世代高性价比、高整合度的集成电路(Integratedcircuit,IC)封装技术。一些研究指出，多芯片封装(multi-chippackage,MCP)容易衍生出带电器件模式(charged-devicemodel,CDM)的静电放电(electrostaticdischarge,ESD)。此ESD电流往往会损坏芯片(集成电路)。一般ESD防护电路被配置在芯片(集成电路)内。被配置在芯片内的一般ESD防护电路会增加芯片的布局面积，降低生产效益。静电放电(electrostaticdischarge,ESD)防护装置可以被配置于硅中介层(interposer)内。为减少制作成本(为了减少光掩模数量)，被配置于硅中介层内的ESD防护电路可以采用二极管(diode)等无源元件作为ESD防护元件。
技术实现思路
本专利技术...
【技术保护点】
1.一种静电放电防护装置，其特征在于，所述静电放电防护装置包括：/n第一晶体管，配置在封装的重布线层结构中，其中该第一晶体管的第一端与第二端分别耦接至该重布线层结构的第一电力轨线与第二电力轨线，在该封装中容置有至少一个集成电路，所述至少一个集成电路的第一电力焊垫与第二电力焊垫分别耦接至该重布线层结构的该第一电力轨线与该第二电力轨线；/n阻抗，配置在该重布线层结构中，其中该阻抗的第一端耦接至该第一电力轨线，该阻抗的第二端耦接至该第一晶体管的控制端；以及/n电容，配置在该重布线层结构中，其中该电容的第一端耦接至该阻抗的第二端，该电容的第二端耦接至该第二电力轨线。/n
【技术特征摘要】
20181226 TW 1071472151.一种静电放电防护装置，其特征在于，所述静电放电防护装置包括：
第一晶体管，配置在封装的重布线层结构中，其中该第一晶体管的第一端与第二端分别耦接至该重布线层结构的第一电力轨线与第二电力轨线，在该封装中容置有至少一个集成电路，所述至少一个集成电路的第一电力焊垫与第二电力焊垫分别耦接至该重布线层结构的该第一电力轨线与该第二电力轨线；
阻抗，配置在该重布线层结构中，其中该阻抗的第一端耦接至该第一电力轨线，该阻抗的第二端耦接至该第一晶体管的控制端；以及
电容，配置在该重布线层结构中，其中该电容的第一端耦接至该阻抗的第二端，该电容的第二端耦接至该第二电力轨线。
2.如权利要求1所述的静电放电防护装置，其特征在于，当该第一电力轨线为系统电压轨线时该第二电力轨线为参考电压轨线，以及当该第一电力轨线为该参考电压轨线时该第二电力轨线为该系统电压轨线。
3.如权利要求1所述的静电放电防护装置，其特征在于，所述第一晶体管为薄膜晶体管，该薄膜晶体管的半导体层材料包括多晶硅、金属氧化物或微晶硅。
4.如权利要求1所述的静电放电防护装置，其特征在于，所述第一晶体管为P型低温多晶硅薄膜晶体管。
5.如权利要求1所述的静电放电防护装置，其特征在于，所述电容包括：
第一电容，配置在该重布线层结构中，其中该第一电容的第一端耦接至该阻抗的该第二端，该第一电容的第二端耦接至该第二电力轨线；以及
第二电容，配置在该重布线层结构中，其中该第二电容的第一端耦接至该阻抗的该第二端，该第二电容的第二端耦接至该第二电力轨线，该重布线层结构的导电部件作为该第二电容的电极板，
其中在该重布线层结构的垂直投影面中，该导电部件对该第一电容完全重叠或部分重叠。
6.如权利要求1所述的静电放电防护装置，其特征在于，所述静电放电防护装置还包括：
第二晶体管，配置在该重布线层结构中，其中该第二晶体管的控制端耦接至该阻抗的该第二端与该电容的该第一端，该第二晶体管的第一端耦接至该封装的信号接脚，该第二晶体管的第二端耦接至该第一电力轨线或该第二电力轨线，
其中所述至少一个集成电路的信号焊垫经由该重布线层结构耦接至该封装的该信号接脚。
7.如权利要求6所述的静电放电防护装置，其特征在于，所述静电放电防护装置还包括：
第三晶体管，配置在该重布线层结构中，其中该第三晶体管的控制端耦接至该阻抗的该第二端与该电容的该第一端，该第三晶体管的第一端耦接至该封装的该信号接脚，
其中当该第二晶体管的该...
【专利技术属性】
技术研发人员：钟育华，王泰瑞，冯捷威，
申请(专利权)人：财团法人工业技术研究院，
类型：发明
国别省市：中国台湾;71
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