电源钳位电路及集成电路芯片制造技术

本发明专利技术提供一种电源钳位电路，属于集成电路芯片静电释放保护技术领域。所述电源钳位电路包括检测模块、启动模块以及泄放模块，还包括：反馈模块；所述检测模块包括电阻以及电容；所述反馈模块串联于所述电阻与所述电容之间；所述反馈模块包括第一二极管以及第二PMOS晶体管；所述第二PMOS晶体管的源极与所述电阻的第一端以及所述第一二极管的正极相连，所述第二PMOS晶体管的漏极与所述第一二极管的负极相连，所述第二PMOS晶体管的栅极与所述启动模块以及所述泄放模块相连。本发明专利技术通过增加反馈模块，在电源钳位电路导通时增加检测模块的阻抗，增大RC时间常数，延长泄放模块的导通时间，将静电荷彻底释放；在电源钳位电路不导通时，降低漏电流。

【技术实现步骤摘要】
电源钳位电路及集成电路芯片
本专利技术涉及集成电路芯片静电释放保护
，具体地涉及一种电源钳位电路以及一种集成电路芯片。
技术介绍
静电放电现象广泛存在于集成电路的制造、封装、运输和应用等环节中。静电放电的特点是瞬间电压过高和瞬间电流过大。通常集成电路芯片静电释放时，静电荷从一个管脚流入从另一个管脚流出，不进入芯片内部电路，因此管脚之间需要有静电保护电路。随着半导体工艺的进步，栅氧厚度越来越薄，例如90nm以下工艺的栅氧厚度可达到2nm以下，使得半导体器件对静电更加敏感，静电防护的重要性越来越突出。静电保护电路的作用是让静电荷通过保护电路进行释放，防止静电进入集成电路内部导致芯片内部的元件被烧毁，同时保证内部电路电压稳定。电源钳位电路是静电保护电路的一种重要形式。如图1所示，现有的电源钳位电路包括：检测模块、启动模块和泄放模块。检测模块由RC电路组成，保证芯片正常上电时不开启泄放模块，当静电事件来临时能够检测到静电脉冲并快速开启泄放模块。其中，RC电路的时间常数决定了静电泄放时间，时间常数越大泄放时间越长，合理设置泄放时间是电源钳位电路的重要技术指标之一。启动模块由一个PMOS晶体管Mp和一个NMOS晶体管Mn组成，用于提升检测模块的输出能力，驱动泄放模块工作。泄放模块由一个NMOS晶体管Mbig组成，用于泄放电流。图1所示的电源钳位电路，当静电时间来临时，NMOS晶体管Mn被关闭，PMOS晶体管Mp被打开，NMOS晶体管Mbig的栅极处于高电压状态，因此NMOS晶体管Mbig被打开，静电电流通过NMOS晶体管Mbig进行泄放，同时静电电压被限制在一个合理范围，保证内部电路不被烧坏。由于NMOS晶体管Mbig的栅极电压是在RC时间常数之内保持高电压状态，RC时间常数后NMOS晶体管Mbig就会被关闭，若RC时间常数不够大，会导致NMOS晶体管Mbig提前关闭，静电事件电荷不能完全被泄放，没有被泄放的电荷会流向芯片的内部电路从而损坏内部电路。此外，该电源钳位电路设置在芯片的工作电压端VDD与接地端VSS之间，芯片正常工作时VDD与VSS之间会施加一定的工作电压，该电源钳位电路不可避免会有较大漏电流产生。
技术实现思路
本专利技术的目的是提供一种电源钳位电路，以延长电源钳位电路的导通时间，降低漏电流。为了实现上述目的，本专利技术提供一种电源钳位电路，包括检测模块、启动模块以及泄放模块，还包括：反馈模块；所述检测模块包括电阻以及电容；所述反馈模块串联于所述电阻与所述电容之间；所述反馈模块包括第一二极管以及第二PMOS晶体管；所述第二PMOS晶体管的源极与所述电阻的第一端以及所述第一二极管的正极相连，所述第二PMOS晶体管的漏极与所述第一二极管的负极相连，所述第二PMOS晶体管的栅极与所述启动模块以及所述泄放模块相连。进一步地，所述检测模块还包括第二二极管，所述第二二极管的正极与所述第一二极管的负极以及第二PMOS晶体管的漏极相连，所述第二二极管的负极与所述电容相连。进一步地，所述启动模块包括第一PMOS晶体管以及第一NMOS晶体管，所述泄放模块包括第二NMOS晶体管；所述第一PMOS晶体管的源极和所述第二NMOS晶体管的漏极与所述电阻R的第二端相连，所述第一PMOS晶体管的漏极与所述第二PMOS晶体管的栅极、所述第一NMOS晶体管的漏极以及第二NMOS晶体管的栅极相连，所述第一PMOS晶体管的栅极与所述第二二极管的正极相连，所述第一NMOS晶体管的栅极与所述第二二极管的负极相连，所述第一NMOS晶体管的源极和所述第二NMOS晶体管的源极与所述电容的第一端相连。进一步地，所述电阻的第二端与电压端相连，所述电容的第一端与接地端相连，所述电容的第二端与所述第二二极管的负极以及所述第一NMOS晶体管的栅极相连。进一步地，所述第二NMOS晶体管的内阻小于所述第一NMOS晶体管的内阻。本专利技术还提供一种集成电路芯片，包括上述的电源钳位电路。本专利技术的电源钳位电路通过增加反馈模块，在检测模块引入正反馈，当电源钳位电路导通时，增加检测模块的阻抗，增大RC时间常数，延长泄放模块的导通时间，能够将静电荷彻底释放。另一方面，在没有静电产生集成电路芯片正常工作时，即电源钳位电路不导通时，反馈模块不导通，增大了电源钳位电路的阻抗，降低经过电源钳位电路的电流，从而降低集成电路芯片的漏电流。本专利技术实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。附图说明附图是用来提供对本专利技术实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本专利技术实施例，但并不构成对本专利技术实施例的限制。在附图中：图1是现有的电源钳位电路的原理图；图2是本专利技术实施例提供的电源钳位电路的原理图；图3是现有的电源钳位电路与本专利技术实施例的电源钳位电路的导通时的电流泄放时间的比较图；图4是现有的电源钳位电路与本专利技术实施例的电源钳位电路的不导通时的漏电流的比较图。具体实施方式以下结合附图对本专利技术实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本专利技术实施例，并不用于限制本专利技术实施例。本文所述的“第一”、“第二”仅用于区分描述，而不能理解为指示或暗示相对重要性。本文所述的“连接”、“相连”用于表述两个元件之间的电信号连接，可以是两个元件直接连接，也可以是通过第三个元件实现的间接连接。图2是本专利技术实施例提供的电源钳位电路的原理图，如图2所示，本实施例提供的一种电源钳位电路包括：检测模块、启动模块、泄放模块以及反馈模块。所述检测模块包括电阻R以及电容C。所述反馈模块串联于所述电阻R与所述电容C之间。所述反馈模块包括第一二极管D1以及第二PMOS晶体管Mp2；所述第二PMOS晶体管Mp2的源极与所述电阻R的第一端以及所述第一二极管D1的正极相连，所述第二PMOS晶体管Mp2的漏极与所述第一二极管D1的负极相连，所述第二PMOS晶体管Mp2的栅极与所述启动模块以及所述泄放模块相连。所述检测模块还包括第二二极管D2，所述第二二极管D2的正极与所述第一二极管D1的负极以及第二PMOS晶体管Mp2的漏极相连，所述第二二极管D2的负极与所述电容C相连。所述启动模块包括第一PMOS晶体管Mp1以及第一NMOS晶体管Mn1，所述泄放模块包括第二NMOS晶体管Mbig。所述第一PMOS晶体管Mp1的源极和所述第二NMOS晶体管Mbig的漏极与所述电阻R的第二端相连，所述第一PMOS晶体管Mp1的漏极与所述第二PMOS晶体管Mp2的栅极、所述第一NMOS晶体管Mn1的漏极以及第二NMOS晶体管Mbig的栅极相连，所述第一PMOS晶体管Mp1的栅极与所述第二二极管D2的正极相连，所述第一NMOS晶体管Mn1的栅极与所述第二二极管D2的负极相连，所述第一NMOS晶体管Mn1的源极和所述第二NMOS晶体管Mbig的源极与所述电容C的第一端相连。所述电本文档来自技高网...

【技术保护点】
1.一种电源钳位电路，包括检测模块、启动模块以及泄放模块，其特征在于，还包括：反馈模块；/n所述检测模块包括电阻以及电容；/n所述反馈模块串联于所述电阻与所述电容之间；/n所述反馈模块包括第一二极管以及第二PMOS晶体管；/n所述第二PMOS晶体管的源极与所述电阻的第一端以及所述第一二极管的正极相连，所述第二PMOS晶体管的漏极与所述第一二极管的负极相连，所述第二PMOS晶体管的栅极与所述启动模块以及所述泄放模块相连。/n

【技术特征摘要】
1.一种电源钳位电路，包括检测模块、启动模块以及泄放模块，其特征在于，还包括：反馈模块；
所述检测模块包括电阻以及电容；
所述反馈模块串联于所述电阻与所述电容之间；
所述反馈模块包括第一二极管以及第二PMOS晶体管；
所述第二PMOS晶体管的源极与所述电阻的第一端以及所述第一二极管的正极相连，所述第二PMOS晶体管的漏极与所述第一二极管的负极相连，所述第二PMOS晶体管的栅极与所述启动模块以及所述泄放模块相连。


2.根据权利要求1所述的电源钳位电路，其特征在于，所述检测模块还包括第二二极管，所述第二二极管的正极与所述第一二极管的负极以及第二PMOS晶体管的漏极相连，所述第二二极管的负极与所述电容相连。


3.根据权利要求2所述的电源钳位电路，其特征在于，所述启动模块包括第一PMOS晶体管以及第一NMOS晶体管，所述泄放模块包括第二NMOS晶体管；
所述第一P...

【专利技术属性】
技术研发人员：乔彦彬，赵军伟，刘威，张海峰，原义栋，邵瑾，陈燕宁，
申请(专利权)人：北京智芯微电子科技有限公司，国网信息通信产业集团有限公司，
类型：发明
国别省市：北京;11