一种卷积神经网络加速方法、系统、终端及存储介质技术方案

本发明专利技术提供一种卷积神经网络加速方法、系统、终端及存储介质，所述方法包括：利用源码生成器生成RISC‑V处理器软核；通过设置所述RISC‑V处理器软核的扩展DMA、内存控制器和分布式内存模块构建RISC‑V单核；利用所述RISC‑V单核构造预设规格的众核加速阵列；将所述众核加速阵列接入卷积神经网络系统，所述卷积神经网络系统包括主处理器和卷积神经网络硬件。本发明专利技术能够大大提高计算过程中的访存带宽，降低访存延迟的同时，也会提高卷积神经网络的计算性能，实现卷积神经网络的计算加速。

A convolutional neural network acceleration method, system, terminal and storage medium

【技术实现步骤摘要】
一种卷积神经网络加速方法、系统、终端及存储介质
本专利技术涉及卷积神经网络
，具体涉及一种卷积神经网络加速方法、系统、终端及存储介质。
技术介绍
随着大数据时代的到来，海量数据随着计算机性能的提高呈现指数级的爆发式增长，以卷积神经网络为代表的各类深度学习算法得到了广泛应用。然而，基于神经网络层次式和卷积计算结构，带来的巨大计算量和参数越来越成为卷积神经网络的性能瓶颈，特别是大量的参数存储和访存延迟成为了计算瓶颈。
技术实现思路
针对现有技术的上述不足，本专利技术提供一种卷积神经网络加速方法、系统、终端及存储介质，以解决上述技术问题。第一方面，本专利技术提供一种卷积神经网络加速方法，包括：利用源码生成器生成RISC-V处理器软核；通过设置所述RISC-V处理器软核的扩展DMA、内存控制器和分布式内存模块构建RISC-V单核；利用所述RISC-V单核构造预设规格的众核加速阵列；将所述众核加速阵列接入卷积神经网络系统，所述卷积神经网络系统包括主处理器和卷积神经网络硬件。进一步的，所述利用源码生成器生成RISC-V处理器软核，包括：利用开源的RISC-VRocketChip生成器通过内核生成参数配置；根据所述参数配置生成RISC-V32位处理器的软核RTL源码。进一步的，所述通过设置所述RISC-V处理器软核的扩展DMA、内存控制器和分布式内存模块构建RISC-V单核，包括：基于所述RISC-V处理器软核的AXI总线接口扩展直接内存存取模块、内存控制器和分布式内存模块，所述直接内存存取模块连接卷积神经网络硬件。进一步的，所述利用RISC-V单核构造预设规格的众核加速阵列，包括：根据卷积神经网络的计算量需求设置众核加速阵列的RISC-V单核数量；构建设置数量的RISC-V单核组成众核加速阵列。进一步的，所述方法还包括：利用开源的RISC-V工具链生成64位RISC-V双核处理器；向所述RISC-V双核处理器添加直接内存存取模块和内存设备；利用RISC-V生态中开源固件和Linux系统，配置双核RISC-V系统；在所述双核RISC-V系统设置RoCC转换接口。进一步的，所述在双核RISC-V系统设置RoCC转换接口，包括：利用开源的RISC-V工具链生成RoCC转换接口；利用所述RoCC转换接口分别连接众核加速阵列和卷积神经网络硬件。第二方面，本专利技术提供一种卷积神经网络加速系统，包括：主处理器、卷积神经网络硬件和众核加速阵列，所述主处理器与卷积神经网络通信连接；所述众核加速阵列分别与主处理器和卷积神经网络硬件互联；所述众核加速阵列包括多个RISC-V单核，所述RISC-V单核RISC-V32位处理器、直接内存存取模块、内存控制器和分布式内存模块。进一步的，所述众核加速阵列通过RoCC转换接口与主处理器互联；所述众核加速阵列通过直接内存存取模块与卷积神经网络互联。第三方面，提供一种终端，包括：处理器、存储器，其中，该存储器用于存储计算机程序，该处理器用于从存储器中调用并运行该计算机程序，使得终端执行上述的终端的方法。第四方面，提供了一种计算机存储介质，所述计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述各方面所述的方法。本专利技术的有益效果在于，本专利技术提供的卷积神经网络加速方法、系统、终端及存储介质，通过构建基于RISC-V众核架构的众核加速序列，将众核加速序列接入卷积神经网络系统，通过并行访存的方式，实现卷积神经网络中卷积计算的参数并发访存，为卷积神经网络的卷积计算提供高速的参数访存，以增大卷积计算中访存带宽，消除现有神经网络面临的访存带宽瓶颈。本专利技术能够大大提高计算过程中的访存带宽，降低访存延迟的同时，也会提高卷积神经网络的计算性能，实现卷积神经网络的计算加速。此外，本专利技术设计原理可靠，结构简单，具有非常广泛的应用前景。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术一个实施例的方法的示意性流程图。图2是本专利技术一个实施例的系统的示意性架构图。图3为本专利技术实施例提供的一种终端的结构示意图。具体实施方式为了使本
的人员更好地理解本专利技术中的技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本专利技术保护的范围。下面对本专利技术中出现的关键术语进行解释。RISC-V架构是最新一代开放指令集架构(ISA)，属于精简指令集，使用BSDLicense开源协议，具有轻量化、低功耗的特点。用户可以基于RISC-V指令集的开源软件和硬件生态快速设计实现基于RISC-V指令集的处理器，生态包括ISA规范、嵌入式和通用计算的完整软件堆栈、各种RISC-V处理器以及系统级的硬件基础架构。RISC-V设计方式采用模块化设计，可以通过不同模块指令的组合满足不同应用需求，而且还具备扩展指令功能，用户可以根据实际需求进行定制指令功能和相应实现。基于上述特点，RISC-V特别适合轻量级、众核化的应用场景，尤其适合众核加速器的设计实现。DMA(DirectMemoryAccess，直接内存存取)，允许不同速度的硬件装置来沟通，而不需要依赖于CPU的大量中断负载，使得外围设备可以通过DMA控制器直接访问内存。图1是本专利技术一个实施例的方法的示意性流程图。其中，图1执行主体可以为一种卷积神经网络加速系统。如图1所示，该方法100包括：步骤110，利用源码生成器生成RISC-V处理器软核；步骤120，通过设置所述RISC-V处理器软核的扩展DMA、内存控制器和分布式内存模块构建RISC-V单核；步骤130，利用所述RISC-V单核构造预设规格的众核加速阵列；步骤140，将所述众核加速阵列接入卷积神经网络系统，所述卷积神经网络系统包括主处理器和卷积神经网络硬件。为了便于对本专利技术的理解，下面以本专利技术卷积神经网络加速方法的原理，结合实施例中对卷积神经网络进行加速的过程，对本专利技术提供的卷积神经网络加速方法做进一步的描述。具体的，所述卷积神经网络加速方法包括：S1、利用源码生成器生成RISC-V处理器软核。生成RISC-V处理器软核：利用开源的RISC-VRocketChip生成器(加州大学伯克利分校开发的一套基于RISC-V精简指令集的处理器源码生成器)，通过内核本文档来自技高网...

【技术保护点】
1.一种卷积神经网络加速方法，其特征在于，包括：/n利用源码生成器生成RISC-V处理器软核；/n通过设置所述RISC-V处理器软核的扩展DMA、内存控制器和分布式内存模块构建RISC-V单核；/n利用所述RISC-V单核构造预设规格的众核加速阵列；/n将所述众核加速阵列接入卷积神经网络系统，所述卷积神经网络系统包括主处理器和卷积神经网络硬件。/n

【技术特征摘要】
1.一种卷积神经网络加速方法，其特征在于，包括：
利用源码生成器生成RISC-V处理器软核；
通过设置所述RISC-V处理器软核的扩展DMA、内存控制器和分布式内存模块构建RISC-V单核；
利用所述RISC-V单核构造预设规格的众核加速阵列；
将所述众核加速阵列接入卷积神经网络系统，所述卷积神经网络系统包括主处理器和卷积神经网络硬件。


2.根据权利要求1所述的方法，其特征在于，所述利用源码生成器生成RISC-V处理器软核，包括：
利用开源的RISC-VRocketChip生成器通过内核生成参数配置；
根据所述参数配置生成RISC-V32位处理器的软核RTL源码。


3.根据权利要求1所述的方法，其特征在于，所述通过设置所述RISC-V处理器软核的扩展DMA、内存控制器和分布式内存模块构建RISC-V单核，包括：
基于所述RISC-V处理器软核的AXI总线接口扩展直接内存存取模块、内存控制器和分布式内存模块，所述直接内存存取模块连接卷积神经网络硬件。


4.根据权利要求1所述的方法，其特征在于，所述利用RISC-V单核构造预设规格的众核加速阵列，包括：
根据卷积神经网络的计算量需求设置众核加速阵列的RISC-V单核数量；
构建设置数量的RISC-V单核组成众核加速阵列。


5.根据权利要求1所述的方法，其特征在于，所述方法还包括：
利用开源的RISC-V工具链生成64位R...

【专利技术属性】
技术研发人员：邹晓峰，李拓，刘同强，周玉龙，王朝辉，李仁刚，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：江苏;32