移位寄存器电路、栅极驱动电路及显示装置制造方法及图纸

本公开实施例提供一种移位寄存器电路、栅极驱动电路及显示装置，涉及显示技术领域，可避免显示不良。一种移位寄存器电路包括第一下拉控制子电路和第一降噪子电路；第一下拉控制子电路包括第一晶体管和第二晶体管，第二晶体管的沟道的宽长比与第一晶体管的沟道的宽长比之比大于5:1；第一下拉控制子电路响应于第一电压信号端处接收的第一电压信号，将第一电压信号通过第一晶体管传输至第一下拉节点；及，在上拉节点的电压的控制下，将在第二电压信号端处接收的第二电压信号通过第二晶体管传输至第一下拉节点；所述第一降噪子电路在第一下拉节点的电压的控制下，将第二电压信号传输至上拉节点。

Shift register circuit, gate drive circuit and display device

【技术实现步骤摘要】
移位寄存器电路、栅极驱动电路及显示装置
本公开涉及显示
，尤其涉及一种移位寄存器电路、栅极驱动电路及显示装置。
技术介绍
GOA(GateDriveronArray，阵列基板行驱动)是一种将栅极驱动电路集成于阵列基板上的技术。
技术实现思路
本公开的实施例提供一种移位寄存器电路、栅极驱动电路及显示装置，可避免显示不良。为达到上述目的，本公开的实施例采用如下技术方案：一方面，提供一种移位寄存器电路。所述移位寄存器电路包括第一下拉控制子电路和第一降噪子电路。所述第一下拉控制子电路包括第一晶体管和第二晶体管。所述第一晶体管与第一电压信号端和第一下拉节点耦接，所述第二晶体管与上拉节点、第二电压信号端和所述第一下拉节点耦接；所述第二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比之比大于5:1。所述第一下拉控制子电路被配置为，响应于在所述第一电压信号端处接收的第一电压信号，将所述第一电压信号通过所述第一晶体管传输至所述第一下拉节点；及，在所述上拉节点的电压的控制下，将在所述第二电压信号端处接收的第二电压信号通过所述第二晶体管传输至所述第一下拉节点。所述第一降噪子电路与所述第一下拉节点、所述第二电压信号端和所述上拉节点耦接；所述第一降噪子电路被配置为，在所述第一下拉节点的电压的控制下，将所述第二电压信号传输至所述上拉节点。在一些实施例中，所述第二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比之比大于或等于8:1。在一些实施例中，所述第二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比之比小于或等于10:1。在一些实施例中，所述第一晶体管的沟道的宽度为50μm～200μm，长度为3μm～5μm。在一些实施例中，所述第二晶体管的沟道的宽度为400μm～1500μm，长度为3μm～5μm。在一些实施例中，所述第一晶体管的控制极与第一下拉控制节点耦接，所述第一晶体管的第一极与所述第一电压信号端耦接，所述第一晶体管的第二极与所述第一下拉节点耦接；所述第二晶体管的控制极与所述上拉节点耦接，所述第二晶体管的第一极与所述第二电压信号端耦接，所述第二晶体管的第二极与所述第一下拉节点耦接。所述第一下拉控制子电路还包括第三晶体管和第四晶体管。所述第三晶体管的控制极和第一极与所述第一电压信号端耦接，所述第三晶体管的第二极与所述第一下拉控制节点耦接。所述第四晶体管的控制极与所述上拉节点耦接，所述第四晶体管的第一极与所述第二电压信号端耦接，所述第四晶体管的第二极与所述第一下拉控制节点耦接。在一些实施例中，所述第一降噪子电路包括第五晶体管。所述第五晶体管的控制极与所述第一下拉节点耦接，所述第五晶体管的第一极与所述第二电压信号端耦接，所述第五晶体管的第二极与所述上拉节点耦接。在一些实施例中，所述移位寄存器电路还包括：第一信号输出子电路、信号输入子电路、第二降噪子电路和第三降噪子电路。所述第一信号输出子电路与所述上拉节点、时钟信号端和第一信号输出端耦接；所述第一信号输出子电路被配置为，在所述上拉节点的电压的控制下，将在所述时钟信号端处接收的时钟信号传输至所述第一信号输出端。所述信号输入子电路与所述上拉节点和信号输入端耦接；所述信号输入子电路被配置为，响应于在所述信号输入端处接收的输入信号，将所述输入信号传输至所述上拉节点。所述第二降噪子电路与所述上拉节点、复位信号端和所述第二电压信号端耦接；所述第二降噪子电路被配置为，响应于在所述复位信号端处接收的复位信号，将在所述第二电压信号端处接收的第二电压信号传输至所述上拉节点。所述第三降噪子电路，与所述第一下拉节点、第三电压信号端和所述第一信号输出端耦接；所述第三降噪子电路被配置为，在所述第一下拉节点的电压的控制下，将在所述第三电压信号端处接收的第三电压信号传输至所述第一信号输出端。在一些实施例中，所述第一信号输出子电路包括：第六晶体管和存储电容。所述第六晶体管的控制极与所述上拉节点耦接，所述第六晶体管的第一极与所述时钟信号端耦接，所述第六晶体管的第二极与所述第一信号输出端耦接；所述存储电容的第一极与所述上拉节点耦接，所述存储电容的第二极与所述第一信号输出端耦接。所述信号输入子电路包括第七晶体管，所述第七晶体管的控制极和第一极与所述信号输入端耦接，所述第七晶体管的第二极与所述上拉节点耦接。所述第二降噪子电路包括：第八晶体管，所述第八晶体管的控制极与所述复位信号端耦接，所述第八晶体管的第一极与所述第二电压信号端耦接，所述第八晶体管的第二极与所述上拉节点耦接。所述第三降噪子电路包括：第九晶体管，所述第九晶体管的控制极与所述第一下拉节点耦接，所述第九晶体管的第一极与所述第三电压信号端耦接，所述第九晶体管的第二极与所述第一信号输出端耦接。在一些实施例中，所述移位寄存器电路还包括：第二信号输出子电路和第四降噪子电路。所述第二信号输出子电路与所述上拉节点、所述时钟信号端和第二信号输出端耦接；所述第二信号输出子电路被配置为，在所述上拉节点的电压的控制下，将在所述时钟信号端处接收的时钟信号传输至所述第二信号输出端。所述第四降噪子电路与所述第一下拉节点、所述第二信号输出端和第二电压信号端耦接；所述第四降噪子电路被配置为，在所述第一下拉节点的电压的控制下，将在所述第二电压信号端处接收的第二电压信号传输至所述第二信号输出端。在一些实施例中，所述第二信号输出子电路包括：第十晶体管，所述第十晶体管的控制极与所述上拉节点耦接，所述第十晶体管的第一极与所述时钟信号端耦接，所述第十晶体管的第二极与所述第二信号输出端耦接。所述第四降噪子电路包括：第十一晶体管，所述第十一晶体管的控制极与所述第一下拉节点耦接，所述第十一晶体管的第一极与所述第二电压信号端耦接，所述第十一晶体管的第二极与所述第二信号输出端耦接。在一些实施例中，所述移位寄存器电路还包括：第二下拉控制子电路和第五降噪子电路。所述第二下拉控制子电路包括第十二晶体管和第十三晶体管；所述第十二晶体管与第四电压信号端和第二下拉节点耦接，所述第十三晶体管与所述上拉节点、所述第二电压信号端和所述第二下拉节点耦接；所述第十二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比相等，所述第十三晶体管的沟道的宽长比与所述第二晶体管的沟道的宽长比相等。所述第二下拉控制子电路被配置为，响应于在所述第四电压信号端处接收的第四电压信号，将所述第四电压信号通过所述第十二晶体管传输至所述第二下拉节点；及，在所述上拉节点的电压的控制下，将在所述第二电压信号端处接收的第二电压信号通过所述第十三晶体管传输至所述第二下拉节点。所述第五降噪子电路与所述第二下拉节点、所述上拉节点和所述第二电压信号端耦接；所述第五降噪子电路被配置为，在所述第二下拉节点的电压的控制下，将所述第二电压信号传输至所述上拉节点。在一些实施例中，所述第十二晶体管的控制极与第二下拉控制节点耦接，所述第十二晶体管的第一极与所述第四电压信号端耦接，所述第十二晶体管的第二极与所述第二下拉节点耦接。所述第十三晶体管的控制极与所述上拉节点耦接，所述本文档来自技高网...

【技术保护点】
1.一种移位寄存器电路，其特征在于，包括：/n第一下拉控制子电路，包括第一晶体管和第二晶体管；所述第一晶体管与第一电压信号端和第一下拉节点耦接，所述第二晶体管与上拉节点、第二电压信号端和所述第一下拉节点耦接；所述第二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比之比大于5:1；/n所述第一下拉控制子电路被配置为，响应于在所述第一电压信号端处接收的第一电压信号，将所述第一电压信号通过所述第一晶体管传输至所述第一下拉节点；及，在所述上拉节点的电压的控制下，将在所述第二电压信号端处接收的第二电压信号通过所述第二晶体管传输至所述第一下拉节点；和/n第一降噪子电路，与所述第一下拉节点、所述第二电压信号端和所述上拉节点耦接；所述第一降噪子电路被配置为，在所述第一下拉节点的电压的控制下，将所述第二电压信号传输至所述上拉节点。/n

【技术特征摘要】
1.一种移位寄存器电路，其特征在于，包括：
第一下拉控制子电路，包括第一晶体管和第二晶体管；所述第一晶体管与第一电压信号端和第一下拉节点耦接，所述第二晶体管与上拉节点、第二电压信号端和所述第一下拉节点耦接；所述第二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比之比大于5:1；
所述第一下拉控制子电路被配置为，响应于在所述第一电压信号端处接收的第一电压信号，将所述第一电压信号通过所述第一晶体管传输至所述第一下拉节点；及，在所述上拉节点的电压的控制下，将在所述第二电压信号端处接收的第二电压信号通过所述第二晶体管传输至所述第一下拉节点；和
第一降噪子电路，与所述第一下拉节点、所述第二电压信号端和所述上拉节点耦接；所述第一降噪子电路被配置为，在所述第一下拉节点的电压的控制下，将所述第二电压信号传输至所述上拉节点。


2.根据权利要求1所述的移位寄存器电路，其特征在于，所述第二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比之比大于或等于8:1；
所述第二晶体管的沟道的宽长比与所述第一晶体管的沟道的宽长比之比小于或等于10:1。


3.根据权利要求1所述的移位寄存器电路，其特征在于，所述第一晶体管的沟道的宽度为50μm～200μm，长度为3μm～5μm；
所述第二晶体管的沟道的宽度为400μm～1500μm，长度为3μm～5μm。


4.根据权利要求1～3中任一项所述的移位寄存器电路，其特征在于，
所述第一晶体管的控制极与第一下拉控制节点耦接，所述第一晶体管的第一极与所述第一电压信号端耦接，所述第一晶体管的第二极与所述第一下拉节点耦接；
所述第二晶体管的控制极与所述上拉节点耦接，所述第二晶体管的第一极与所述第二电压信号端耦接，所述第二晶体管的第二极与所述第一下拉节点耦接；
所述第一下拉控制子电路还包括：
第三晶体管，所述第三晶体管的控制极和第一极与所述第一电压信号端耦接，所述第三晶体管的第二极与所述第一下拉控制节点耦接；和
第四晶体管，所述第四晶体管的控制极与所述上拉节点耦接，所述第四晶体管的第一极与所述第二电压信号端耦接，所述第四晶体管的第二极与所述第一下拉控制节点耦接；
所述第一降噪子电路包括：
第五晶体管，所述第五晶体管的控制极与所述第一下拉节点耦接，所述第五晶体管的第一极与所述第二电压信号端耦接，所述第五晶体管的第二极与所述上拉节点耦接。


5.根据权利要求1所述的移位寄存器电路，其特征在于，还包括：
第一信号输出子电路，与所述上拉节点、时钟信号端和第一信号输出端耦接；所述第一信号输出子电路被配置为，在所述上拉节点的电压的控制下，将在所述时钟信号端处接收的时钟信号传输至所述第一信号输出端；
信号输入子电路，与所述上拉节点和信号输入端耦接；所述信号输入子电路被配置为，响应于在所述信号输入端处接收的输入信号，将所述输入信号传输至所述上拉节点；
第二降噪子电路，与所述上拉节点、复位信号端和所述第二电压信号端耦接；所述第二降噪子电路被配置为，响应于在所述复位信号端处接收的复位信号，将在所述第二电压信号端处接收的第二电压信号传输至所述上拉节点；
第三降噪子电路，与所述第一下拉节点、第三电压信号端和所述第一信号输出端耦接；所述第三降噪子电路被配置为，在所述第一下拉节点的电压的控制下，将在所述第三电压信号端处接收的第三电压信号传输至所述第一信号输出端；
第八降噪子电路，与初始信号端、所述上拉节点和所述第二电压信号端耦接；所述第八降噪子电路被配置为，响应于在所述初始信号端处接收的初始信号，将在所述第二电压信号端处接收的第二电压信号传输至所述上拉节点。


6.根据权利要求5所述的移位寄存器电路，其特征在于，
所述第一信号输出子电路包括：
第六晶体管，所述第六晶体管的控制极与所述上拉节点耦接，所述第六晶体管的第一极与所述时钟信号端耦接，所述第六晶体管的第二极与所述第一信号输出端耦接；和
存储电容，所述存储电容的第一极与所述上拉节点耦接，所述存储电容的第二极与所述第一信号输出端耦接；
所述信号输入子电路包括：
第七晶体管，所述第七晶体管的控制极和第一极与所述信号输入端耦接，所述第七晶体管的第二极与所述上拉节点耦接；
所述第二降噪子电路包括：
第八晶体管，所述第八晶体管的控制极与所述复位信号端耦接，所述第八晶体管的第一极与所述第二电压信号端耦接，所述第八晶体管的第二极与所述上拉节点耦接；
所述第三降噪子电路包括：
第九晶体管，所述第九晶体管的控制极与所述第一下拉节点耦接，所述第九晶体管的第一极与所述第三电压信号端耦接，所述第九晶体管的第二极与所述第一信号输出端耦接；
所...

【专利技术属性】
技术研发人员：闫岩，马禹，陈维涛，崔晓鹏，
申请(专利权)人：北京京东方显示技术有限公司，京东方科技集团股份有限公司，
类型：新型
国别省市：北京;11