半导体装置制造方法及图纸

实施方式提供一种能够抑制经由衬底表面的漏电流产生的半导体装置。根据一实施方式，半导体装置具备第1芯片，所述第1芯片具有：第1衬底；第1晶体管，设置在所述第1衬底上；以及第1焊垫，设置在所述第1晶体管的上方，且与所述第1晶体管电连接。所述装置还具备第2芯片，所述第2芯片具有：第2焊垫，设置在所述第1焊垫上；第2衬底，设置在所述第2焊垫的上方，包含第1及第2扩散层，所述第1及第2扩散层中的任一个电连接于所述第2焊垫；以及分离绝缘膜或分离槽，在所述第2衬底内，至少从所述第2衬底的上表面延伸到下表面将所述第1扩散层与所述第2扩散层之间分离。

Semiconductor device

【技术实现步骤摘要】
半导体装置[相关申请案]本技术享有以日本专利申请案2019-41867号(申请日：2019年3月7日)为基础申请案的优先权。本技术通过参考该基础申请案而包含基础申请案的全部内容。
本技术的实施方式涉及一种半导体装置。
技术介绍
例如，存在将形成着CMOS(complementarymetaloxidesemiconductor，互补金属氧化物半导体)晶体管的2片衬底的形成着元件的一侧彼此贴合并接合而形成的半导体装置。该半导体装置中，例如，当将任一衬底薄膜化时，有可能经由该衬底的未形成元件的一侧的表面而在相邻的扩散层间产生漏电流。
技术实现思路
实施方式提供一种能够抑制经由衬底表面的漏电流产生的半导体装置。根据一实施方式，半导体装置具备第1芯片，所述第1芯片具有：第1衬底；第1晶体管，设置在所述第1衬底上；以及第1焊垫，设置在所述第1晶体管的上方，且与所述第1晶体管电连接。所述装置还具备第2芯片，所述第2芯片具有：第2焊垫，设置在所述第1焊垫上；第2衬底，设置在所述第2焊垫的上方，包含第1及第2扩散本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于：具备第1芯片及第2芯片，/n所述第1芯片具有：/n第1衬底；/n第1晶体管，设置在所述第1衬底上；以及/n第1焊垫，设置在所述第1晶体管的上方，且与所述第1晶体管电连接；/n所述第2芯片具有：/n第2焊垫，设置在所述第1焊垫上；/n第2衬底，设置在所述第2焊垫的上方，包含第1及第2扩散层，所述第1及第2扩散层中的任一个电连接于所述第2焊垫；以及/n分离绝缘膜或分离槽，在所述第2衬底内，至少从所述第2衬底的上表面延伸到下表面将所述第1扩散层与所述第2扩散层之间分离。/n

【技术特征摘要】
20190307 JP 2019-0418671.一种半导体装置，其特征在于：具备第1芯片及第2芯片，
所述第1芯片具有：
第1衬底；
第1晶体管，设置在所述第1衬底上；以及
第1焊垫，设置在所述第1晶体管的上方，且与所述第1晶体管电连接；
所述第2芯片具有：
第2焊垫，设置在所述第1焊垫上；
第2衬底，设置在所述第2焊垫的上方，包含第1及第2扩散层，所述第1及第2扩散层中的任一个电连接于所述第2焊垫；以及
分离绝缘膜或分离槽，在所述第2衬底内，至少从所述第2衬底的上表面延伸到下表面将所述第1扩散层与所述第2扩散层之间分离。


2.根据权利要求1所述的半导体装置，其特征在于：
所述分离绝缘膜或所述分离槽具有呈环状包围所述第2衬底的一部分的形状。


3.根据权利要求1所述的半导体装置，其特征在于：
所述第2芯片还具备：
插塞，以从所述第2衬底的上表面延伸到下表面的方式设置在所述第2衬底内；以及
第3焊垫，设置在所述插塞上。


4.根据权利要求3所述的半导体装置，其特征在于：
所述插塞介隔由与所述分离绝缘...

【专利技术属性】
技术研发人员：内山泰宏，荒井伸也，坂田晃一，冨松孝宏，
申请(专利权)人：东芝存储器株式会社，
类型：新型
国别省市：日本;JP