【技术实现步骤摘要】
一种优化时分复用技术的多阶段FPGA布线方法
本专利技术属于集成电路计算机辅助设计
，具体涉及一种优化时分复用技术的多阶段FPGA布线方法。
技术介绍
逻辑验证是先进纳米制程下一种重要的步骤。在片上系统的设计过程中，据估计专用集成电路(ASIC)设计60％到80％的时间花费在验证过程中。软件仿真和硬件仿真是两种常见的逻辑验证方法，但是，软件仿真需要花费大量的时间和代价对每个逻辑门进行模拟，硬件仿真的实施代价较大。随着集成电路制程的不断发展，芯片的规模越来越大，上述两种逻辑验证方法的缺点越来越明显。近年来，现场可编程逻辑门阵列(FPGA)被广泛地应用于多种领域，包括机器学习、云计算和原型系统。FPGA原型系统使得逻辑验证比传统的方法更加便宜快捷。因此，FPGA原型系统已经被广泛地使用于工业界。尽管FPGA的芯片规模在不断增长，但是整个原型系统依然难以放到一个FPGA中。因此，FPGA原型系统通常由多个FPGA组成，多个FPGA相互连接构成了整个多FPGA原型系统。为了通过多FPGA原型系统实现一个芯片设计...
【技术保护点】
1.一种优化时分复用技术的多阶段FPGA布线方法，其特征在于，包括以下步骤：/n步骤S1:采集FPGA集合、FPGA连接对集合、线网集合和线网组集合；/n步骤S2:根据FPGA集合、FPGA连接对集合、线网集合和线网组集合，在未分配TR的情况下获取线网的布线拓扑；/n步骤S3:根据每个线网组的时延情况的不同，为每个线网的每条边分配对应的TR；/n步骤S4:循环进行TR缩减和边合法化，迭代优化TR值大于预设值的线网组,直到满足迭代终止的条件时，得到最优布线方案。/n
【技术特征摘要】
1.一种优化时分复用技术的多阶段FPGA布线方法，其特征在于，包括以下步骤：
步骤S1:采集FPGA集合、FPGA连接对集合、线网集合和线网组集合；
步骤S2:根据FPGA集合、FPGA连接对集合、线网集合和线网组集合，在未分配TR的情况下获取线网的布线拓扑；
步骤S3:根据每个线网组的时延情况的不同，为每个线网的每条边分配对应的TR；
步骤S4:循环进行TR缩减和边合法化，迭代优化TR值大于预设值的线网组,直到满足迭代终止的条件时，得到最优布线方案。
2.根据权利要求1所述的一种优化时分复用技术的多阶段FPGA布线方法，其特征在于，所述步骤S2具体为：
步骤S21:对线网进行预处理，将所有线网基于预设标准进行排序；
步骤S22:基于输入数据中的FPGA连接对集合和FPGA集合建立当前线网的布线图，标记出需要连接的FPGA，并标记出每个FPGA连接对的代价；
步骤S23:基于建立的当前线网的布线图，采用近似斯坦纳树算法完成当前线网的布线，构造一棵斯坦纳树连接需要连接的FPGA；
步骤S24:记录当前线网的布线拓扑；
步骤S25:更新每个FPGA连接对的代价，即被当前线网选中的用来连接FPGA的FPGA连接对的代价加1；
步骤S26:循环步骤S22-S25直至完成所有线网连接，得到线网的布线拓扑。
3.根据权利要求2所述的一种优化时分复用技术的多阶段FPGA布线方法，其特征在于，所述预设标准具体为：所有线网组按照线网的数量从大到小排序；对于每个线网组，所有线网按照FPGA的数量从大到小排序。
4.根据权利要求1所述的一种优化时分复用技术的多阶段FPGA布线方法，其特征在于，所述步骤S3具体为：
步骤S31:预处理每个线网组，计算出为每条边分配TR需要的每个线网组ngj,m的边的数量ngecj,m；
步骤S32:计算出使用了当前FPGA连接对的每条边ej,k的权重比pctj,k；
步骤S33:根据步骤S32计算的权重比，将所有边按照权重比从小到大排序；
步骤S34:初始化参数remain为0；
步骤S35:计算当前边的TR；
步骤S36:更新remain；
步骤S37:记录当前边的TR；
步骤S38:循环步骤S35-S37,直至处理完所有边；
步骤S39：循环步骤S32-步骤S38，直至处理完所有连接对，完成TR分配。
5.根据权利要求4所述的一种优化时分复用技术的多阶段FPGA布线方法，其特征在于，所述步骤S32具体为：
对于每条边ej,k，权重比计算方法如下：
ngmecj,k＝{x|x＝max(ngecj,1,…,ngecj,β)}
其中，ngj,m是nglj中第m个线网组，ngecj,m是线网组ngj,m的边的数量，ngmecj,k是边ej,k的最大的线网组边数，β是nglj中线...
【专利技术属性】
技术研发人员：郭文忠，庄震，刘耿耿，黄兴，陈国龙，
申请(专利权)人：福州大学，
类型：发明
国别省市：福建;35
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