一种Aurora和Rapid IO接口转换装置制造方法及图纸

本发明专利技术提供一种Aurora和Rapid IO接口转换装置，属于数据传输设备领域，在FPGA中设置Aurora接口模块，Rapid IO接口模块，协议转换和互联模块。其中协议转换和互联模块又包含数据报文解析模块，数据分发模块，报文封装模块，ID表维护模块，ID报文解析模块。使用该装置可以对各个芯片的数据进行共享，便于对系统管理，同时提高了系统的灵活性。

An interface conversion device between Aurora and rapid IO

【技术实现步骤摘要】
一种Aurora和RapidIO接口转换装置
本专利技术涉及数据传输设备，尤其涉及一种Aurora和RapidIO接口转换装置。
技术介绍
FPGA(FieldProgrammableGateArray)，即现场可编程门阵列，具有很高的灵活性，同时FPGA有丰富的I/O引脚，相对于ASIC开发周期短，可靠性较高。Aurora是一个用于在点对点串行链路间移动数据的可扩展轻量级链路层协议。这为物理层提供透明接口，让专有协议或业界标准协议上层能方便地使用高速收发器。主要特性有：高带宽，仅受限于收发器的数据速率，支持大量键合线路，实现较高的总带宽，支持全双工和单工通道，无限帧尺寸/灵活组帧，小型逻辑封装，采用标准的AXI-ST接口，内置流程控制和热插拔支持。高速Aurora接口总线是一种高速串行总线，Aurora广泛用于需要背板、电路板间和芯片间连接的应用，具有很高的扩展性，但是现有技术中尚缺少高速Aurora接口与RapidIO接口互联的方法。
技术实现思路
为了解决以上技术问题，本专利技术提出了一种Aurora和RapidIO接口转换装置，使用此类互联方法的装置具有数据传输速度快，优先级在线可配置以及灵活度高的特点。本专利技术的技术方案是：一种Aurora和RapidIO接口转换装置，包括FPGA芯片、Aurora接口模块、RapidIO接口模块、协议转换和互联模块；Aurora接口模块，RapidIO接口模块，协议转换和互联模块设置在FPGA芯片中，其中；Aurora接口模块用于FPGA和一块以上的带有Aurora接口的芯片进行数据的发送和接收；RapidIO模块用于FPGA和一块以上的带有RapidIO接口的芯片进行数据的发送和接收进出；协议转换和互联模块，这个模块和输入与输出数据相互配合来对进入FPGA的数据进行路由。进一步的，各个源器件的数据经过Aurora接口模块，Aurora接口模块通过FIFO将数据传递到协议转换和互联模块，经过协议转换和互联模块，随后配合其中的ID表维护模块对数据的ID进行匹配，再将匹配成功的数据封装成RapidIO的协议格式发送到各个RapidIO设备。再进一步的，Aurora接口模块，根据Aurora的接口时序模拟出Aurora的读写控制。FPGA的数据按照数据头+数据+数据尾的格式来进行发送和接收，其中数据的头部包含头部指示信号，源器件ID，目的器件ID,数据标志。数据尾部除了包含尾部指示信号外还有CRC。当外部芯片有数据进入FPGA时，协议转换和互联模块根据数据数据解析的后的信息同ID表的信息进行比较，根据比较结果决定数据的流向。如果有两个数据同时进入协议转换和互联模块，根据ID表中的优先级决定数据的转换先后的顺序，如果路由表比较后不能决定优先级，则采用分时复用的方法，根据ID的大小来决定优先级，ID小的先发送。再进一步的，协议转换和互联模块包含数据报文解析模块、数据分发模块、报文封装模块、ID表维护模块、ID报文解析模块；所述数据报文解析模块，是对数据进行分析，首先将数据中的源器件ID，目的器件ID、数据长度，数据标志提取出来，然后分析数据尾部的CRC，来确定数据的正确性,如果CRC不正确，源器件需要重新发送数据；所述数据分发模块根据可维护的ID表采用时分复用方法和优先级的方法对数据进行仲裁；报文封装模块为数据报文解析模块的反向操作；所述ID表维护模块时根据应用需求可选择固定交换和上层下发两种形式，ID表的内容包含源、目的器件ID、优先级及数据标志；ID表由外部CPU下发模块进行下发和ID表更新。ID报文解析模块，是对CPU下发的ID数据进行分析，ID报文包含ID数据，数据长度、crc，ID报文解析模块是将ID数据从ID报文中剥离出来。本专利技术的有益效果是在一个含有Aurora接口和RapidIO接口的系统中，使用该装置可以对各个芯片的数据进行共享，便于对系统管理，同时提高了系统的灵活性。附图说明图1是本专利技术的工作框图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例，基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术保护的范围。如图1所示，首先FPGA根据系统需求，将路由表以固定的格式固定在CPU的外部存储中，或者采用上位机形式通过路由下发模块下发到FPGA中，与FPGA相连的多个芯片准备好要发送的数据，这些数据符合这样一种格式：数据头+数据+数据尾。其中数据头包含了改芯片的源ID和目的ID以及优先级，数据尾是CRC。芯片将这些数据按照Aurora的时序发送到FPGA中，FPGA中会实现多个Aurora的接口，用来接收这些芯片发送的数据，并且会计算数据的CRC，如果接收的数据有误就告知对端的芯片重新发送数据，此时的错误数据会进入协议转换和互联模块并且被丢弃。如果接收数据没错，FPGA将这些数据接收完后会送入到数据解析模块，将数据中的源ID和目的ID等参数提取出来，将这些参数与路由表中的参数进行比较，根据比较结果FPGA会将数据发送到相应的数据封装模块中。数据分发模块会根据先到先处理的原则对多个芯片的数据进行处理，在处理数据时，其他芯片发送的数据会缓存在FIFO中等待先到的数据处理完毕。如果有不同源ID的芯片发送的数据同时到达，会根据数据解析模块中的优先级来确定优先转发的数据，若优先级相同则根据数据的源ID的数值大小来决定优先处理的数据，此时其他数据都缓存在FIFO中，根据分时复用的算法，等待上一个数据转发完成，再进行另一个源ID的数据转发。当FPGA中数据传输发生错误时，FPGA会把相应的错误代码发送到CPU中去，CPU根据错误代码选择清除错误或者将终止FPGA数据传输，并将FPGA复位，同时将错误代码记录到日志中。以上所述仅为本专利技术的较佳实施例，仅用于说明本专利技术的技术方案，并非用于限定本专利技术的保护范围。凡在本专利技术的精神和原则之内所做的任何修改、等同替换、改进等，均包含在本专利技术的保护范围内。本文档来自技高网...

【技术保护点】
1.一种Aurora和Rapid IO接口转换装置，其特征在于，/n包括FPGA芯片、Aurora接口模块、Rapid IO接口模块、协议转换和互联模块；Aurora接口模块，Rapid IO接口模块，协议转换和互联模块设置在FPGA芯片中，/n其中；/nAurora接口模块用于FPGA和一块以上的带有Aurora接口的芯片进行数据的发送和接收；/nRapid IO模块用于FPGA和一块以上的带有Rapid IO接口的芯片进行数据的发送和接收进出；/n协议转换和互联模块，这个模块和输入与输出数据相互配合来对进入FPGA的数据进行路由。/n

【技术特征摘要】
1.一种Aurora和RapidIO接口转换装置，其特征在于，
包括FPGA芯片、Aurora接口模块、RapidIO接口模块、协议转换和互联模块；Aurora接口模块，RapidIO接口模块，协议转换和互联模块设置在FPGA芯片中，
其中；
Aurora接口模块用于FPGA和一块以上的带有Aurora接口的芯片进行数据的发送和接收；
RapidIO模块用于FPGA和一块以上的带有RapidIO接口的芯片进行数据的发送和接收进出；
协议转换和互联模块，这个模块和输入与输出数据相互配合来对进入FPGA的数据进行路由。


2.根据权利要求1所述的装置，其特征在于，
各个源器件的数据经过Aurora接口模块，Aurora接口模块通过FIFO将数据传递到协议转换和互联模块，经过协议转换和互联模块，随后配合其中的ID表维护模块对数据的ID进行匹配，再将匹配成功的数据封装成RapidIO的协议格式发送到各个RapidIO设备。


3.根据权利要求2所述的装置，其特征在于，
Aurora接口模块，根据Aurora的接口时序模拟出Aurora的读写控制。


4.根据权利要求2所述的装置，其特征在于，
FPGA的数据按照数据头+数据+数据尾的格式来进行发送和接收，其中数据的头部包含头部指示信号，源器件ID，目的器件ID,数据标志。


5.根据权利要求4所述的装置，其特征在于，
数据尾部除了包含尾部...

【专利技术属性】
技术研发人员：秦刚，姜凯，王子彤，李朋，赵鑫鑫，
申请(专利权)人：济南浪潮高新科技投资发展有限公司，
类型：发明
国别省市：山东;37