一种基于多块DDS同步的去斜处理方法技术

本发明专利技术公开了一种基于多块DDS同步的去斜处理方法，包括以下步骤：步骤1：为所有DDS提供完全一致的参考时钟；步骤2：通过一块FPGA向所有DDS提供完全一致的IO_UPDATE信号；步骤3：通过FPGA对DDS进行同步配置；判断所有DDS的同步时钟信号是否完全对齐；若未对齐，重新配置；步骤4：同步完成后，根据实际需求将一路或多路DDS信号传输至发射前端进行发射，一路DDS信号作为参考信号传输至接收端；步骤5：通过对发射信号与参考信号进行时延精控，完成去斜处理。此发明专利技术解决了传统的雷达高度计去斜处理中器件同步性差导致时延偏差的问题，通过多块DDS芯片结合FPGA精准控制输出信号间时延，降低了差频频点与信号带宽，减小了系统硬件压力，实现了测距结果更精准的效果。

A de skew processing method based on multi block DDS synchronization

【技术实现步骤摘要】
一种基于多块DDS同步的去斜处理方法
本专利技术涉及雷达高度计
，具体涉及一种基于多块DDS同步的去斜处理方法。
技术介绍
作为一种高分辨率雷达，合成孔径雷达的二维成像需要很高的距离分辨率，这意味着发射信号要有很大的带宽。信号带宽增大对雷达系统接收端的采集能力提出更高的要求，为降低系统硬件压力，可以通过去斜处理的方法，降低回波信号带宽，从而减小数据采集难度。同时，还可以根据目标距离预设发射信号与参考信号之间的时延，降低去斜处理后的差频频点，进一步减小系统硬件压力。上述处理方法对发射信号与参考信号的一致性要求高，如果两个信号同步性差，则会引入测距误差，影响系统指标。
技术实现思路
本专利技术的目的是提供一种基于多块DDS同步的去斜处理方法。此方法旨在解决传统的雷达高度计去斜处理中器件同步性差导致时延偏差的问题，通过多块DDS芯片同步结合FPGA精准控制输出信号间时延，降低差频频点与信号带宽，减小系统硬件压力，实现测距结果更精准的效果。为达到上述目的，本专利技术提供了一种基于多块DDS同步的去斜处理方法，包括以下步骤：步骤1：通过硬件电路设计为所有DDS提供完全一致的参考时钟信号REF_CLK；步骤2：通过一块FPGA向所有DDS提供完全一致的IO_UPDATE信号；步骤3：需选择一块DDS作为主机，其余DDS作从机。通过主机DDS输出SYNC_OUT信号作为所有DDS同步的基准信号,送入所有DDS(包括主机)SYNC_IN输入端。步骤4：通过FPGA对DDS进行同步配置。根据所有DDS的SYNC_CLK输出端信号是否对完全对齐判断所有DDS是否同步；若未对齐，重新配置；若对齐，完成同步；步骤5：同步完成后，根据实际需求配置DDS芯片工作参数，配置完成后，需取一路DDS作为参考信号源，并将其AOUT输出端信号作为参考信号送入接收前端；将其余通道DDS的AOUT输出端信号传输至发射前端，作为发射信号进行发射；步骤6：通过对发射信号与参考信号进行时延精控，完成去斜处理。最优选的，参考时钟信号REF_CLK通过低噪声宽频带频率合成器生成，并通过时钟缓冲器分成若干路，分配给每一块DDS芯片，低噪声宽频带频率合成器的信号为LMX2581，第一时钟缓冲器的型号为ADCLK944。最优选的，同步基准信号SYNC_OUT通过第二时钟缓冲器分别分成若干路，每一路同步输出信号SYNC_OUT分配给每一块DDS芯片的SYNC_IN管脚；第二时钟缓冲器的型号为AD9513BCPZ。最优选的，寄存器更新信号IO_UPDATE由一块FPGA信号提供，FPGA型号为XC7Z020-2CLG484I。最优选的，每一路参考时钟信号REF_CLK传输至每一块DDS芯片前需要对REF_CLK信号线进行等长处理，使每一路参考时钟信号REF_CLK保持完全一致；每一路同步基准信号SYNC_OUT传输至每一块DDS芯片前需要对SYNC_OUT信号线进行等长处理，使每一路同步基准信号SYNC_OUT保持完全一致；每一路寄存器更新信号IO_UPDATE分配给每一块DDS芯片前需要对IO_UPDATE信号线进行等长处理，使每一路寄存器更新信号IO_UPDATE保持完全一致；只有每一路寄存器更新信号IO_UPDATE、每一路同步基准信号SYNC_OUT和每一路参考时钟信号REF_CLK均保持一致，所有DDS芯片才能同步。最优选的，判断同步时钟信号SYNC_CLK是否完全对齐是通过示波器监测的。最优选的，同步配置包括以下步骤：步骤4.1：调整所有DDS芯片内设的寄存器置于默认状态，完成复位处理；步骤4.2：通过FPGA的可扩展处理平台采用SPI通信方式对DDS芯片进行工作参数配置，调整DDS芯片中的DACCAL使能位置为1，启动DDS芯片的DAC校准功能；步骤4.3：校准完毕后，调整DDS芯片中的DACCAL使能位置为0，关闭DDS芯片的DAC校准功能；步骤4.4：设置主机DDS芯片SYNC_OUT使能，生成同步基准信号送入所有DDS芯片SYNC_IN输入端。步骤4.5：再次使能DDS芯片中的DACCAL使能位开启校准功能，待校准完毕后关闭DAC校准功能，同时关闭主机DDS芯片SYNC_OUT输出以及所有DDS芯片SYNC_IN输入端。最优选的，判断所有DDS同步的标志是所有DDS的SYNC_CLK信号是否完全对齐，SYNC_CLK信号可通过示波器监测。最优选的，所述时延精控是通过FPGA生成时序控制信号，对处于DRG工作模式、外部OSK触发模式下的DDS芯片进行工作状态控制完成的。最优选的，去斜处理需要根据具体实际应用需求调整所有DDS芯片内设的寄存器的参数。运用此专利技术，解决了传统的雷达高度计去斜处理中器件同步性差导致时延偏差的问题，通过多块DDS芯片同步结合FPGA精准控制输出信号间时延，降低了差频频点与信号带宽，减小了系统硬件压力，实现了测距结果更精准的效果。相对于现有技术，本专利技术具有以下有益效果：1、本专利技术提供的去斜处理方法解决了传统的雷达高度计去斜处理中器件同步性差导致时延偏差的问题，通过多块DDS芯片结合FPGA精准控制输出信号间时延，降低了差频频点与信号带宽，减小了系统硬件压力，实现了测距结果更精准的效果。2、本专利技术提供的去斜处理方法减小采集系统硬件压力的同时，不会引入因发射信号与参考信号的时延误差导致的测距误差。附图说明图1为本专利技术提供的去斜处理流程图。图2是系统设计框图，本系统采用了两块DDS做同步处理，多块DDS同步设计与此完全一致，可根据实际需求增加DDS数量，同步流程与上文所述内容一致。具体实施方式以下结合附图通过具体实施例对本专利技术作进一步的描述，这些实施例仅用于说明本专利技术，并不是对本专利技术保护范围的限制。本专利技术是一种基于多块直接数字频率合成(DirectDigitalSynthesis,DDS)同步的去斜处理方法，其中，DDS芯片采用亚德诺半导体(AnalogDevices,Inc,ADI)公司的AD9914型号，最高系统时钟速率可达3.5GHz，最高可输出1.4GHz正弦信号，可输出点频、线性调频信号，具备调幅、调频、调相功能。同时，该芯片具备多芯片同步功能。本方法基于现场可编程逻辑门阵列(FPGA)和DDS架构，如图1所示，该方法包括以下步骤：步骤1：德州仪器(TI)公司LMX2581型号的低噪声宽带频率合成器生成参考时钟信号REF_CLK，并将所述参考时钟信号REF_CLK通过第一时钟缓冲器分成若干路后施加到DDS芯片上，第一时钟缓冲器的型号为ADCLK944。步骤2：通过一块FPGA向所有DDS提供完全一致的IO_UPDATE信号。步骤3：选定任意一块DDS芯片作为主机芯片，并将主机芯片产生的同步输出信号SYNC_OUT作为同步时钟基准信本文档来自技高网...

【技术保护点】
1.一种基于多块DDS同步的去斜处理方法，其特征在于，包括以下步骤：/n步骤1：通过硬件电路设计为所有DDS提供完全一致的参考时钟信号REF_CLK；/n步骤2：通过一块FPGA向所有DDS提供完全一致的同步基准信号IO_UPDATE；/n步骤3：需选择一块DDS作为主机，其余DDS作从机；通过主机DDS输出SYNC_OUT信号作为所有DDS的同步基准信号，送入所有DDS的SYNC_IN输入端；/n步骤4：通过FPGA对DDS进行同步配置；根据所有DDS的SYNC_CLK输出端信号是否对完全对齐判断所有DDS是否同步；若未对齐，重新配置；若对齐，完成同步；/n步骤5：同步完成后，根据实际需求配置DDS芯片工作参数，配置完成后，需取一路DDS作为参考信号源，并将其AOUT输出端信号作为参考信号送入接收前端；将其余通道DDS的AOUT输出端信号传输至发射前端，作为发射信号进行发射；/n步骤6：通过对所述发射信号与所述参考信号进行时延精控，完成去斜处理。/n

【技术特征摘要】
1.一种基于多块DDS同步的去斜处理方法，其特征在于，包括以下步骤：
步骤1：通过硬件电路设计为所有DDS提供完全一致的参考时钟信号REF_CLK；
步骤2：通过一块FPGA向所有DDS提供完全一致的同步基准信号IO_UPDATE；
步骤3：需选择一块DDS作为主机，其余DDS作从机；通过主机DDS输出SYNC_OUT信号作为所有DDS的同步基准信号，送入所有DDS的SYNC_IN输入端；
步骤4：通过FPGA对DDS进行同步配置；根据所有DDS的SYNC_CLK输出端信号是否对完全对齐判断所有DDS是否同步；若未对齐，重新配置；若对齐，完成同步；
步骤5：同步完成后，根据实际需求配置DDS芯片工作参数，配置完成后，需取一路DDS作为参考信号源，并将其AOUT输出端信号作为参考信号送入接收前端；将其余通道DDS的AOUT输出端信号传输至发射前端，作为发射信号进行发射；
步骤6：通过对所述发射信号与所述参考信号进行时延精控，完成去斜处理。


2.如权利要求1所述的基于多块DDS同步的去斜处理方法，其特征在于，所述参考时钟信号REF_CLK通过低噪声宽频带频率合成器生成，并通过时钟缓冲器分成若干路，分配给每一块DDS芯片。


3.如权利要求1所述的基于多块DDS同步的去斜处理方法，其特征在于，所述同步基准信号SYNC_OUT需要通过时钟缓冲器分成若干路，并分配给每一块DDS芯片的SYNC_IN输入端。


4.如权利要求1所述的基于多块DDS同步的去斜处理方法，其特征在于，所述寄存器更新信号IO_UPDATE由一块FPGA信号提供。


5.如权利要求1所述的基于多块DDS同步的去斜处理方法，其特征在于，所述每一路参考时钟信号REF_CLK传输至每一块DDS芯片前需要对参考时钟信号REF_CLK线进行等长处理，使所述每一路参考时钟信号REF_CLK保持完全一致；
所述每一路同步输出SYNC_OUT信号传输至每一块DDS芯片前需要对同步输出SYNC_OUT信号线进行等长处理，使所述每一路同步基准SYNC_OUT信号保持完全一致；...

【专利技术属性】
技术研发人员：苏皎阳，张凤萍，刘亚奇，付朝伟，王海涛，
申请(专利权)人：上海无线电设备研究所，
类型：发明
国别省市：上海;31