【技术实现步骤摘要】
乘法器、数据处理方法、芯片及电子设备
本专利技术涉及计算机
，特别是涉及一种乘法器、数据处理方法、芯片及电子设备。
技术介绍
随着数字电子技术的不断发展，各类人工智能(ArtificialIntelligence，AI)芯片的快速发展对于高性能数字乘法器的要求也越来越高。神经网络算法作为智能芯片广泛应用的算法之一，通过乘法器进行乘法运算在神经网络算法中是一种常见的操作。目前，乘法器是采用布斯算法求取部分积，通过华莱士树进行部分积的压缩，用一个加法器进行对压缩结果进行累计并输出最终的结果。但是，传统技术在进行消除部分积的符号位扩展以及消除取反加一操作后，在使用华莱士树进行部分积压缩时，即使部分积的符号位和后面对应取反加一的数据位均为0，仍需要进行信号翻转，导致乘法器产生较多功耗。
技术实现思路
基于此，有必要针对上述技术问题，提供一种乘法器、数据处理方法、芯片及电子设备。本专利技术实施例提供一种乘法器，所述乘法器包括：编码电路，畸形华莱士树组电路和累加电路，所述编码电路的输出端...
【技术保护点】
1.一种乘法器，其特征在于，所述乘法器包括：编码电路，畸形华莱士树组电路和累加电路，所述编码电路的输出端与所述畸形华莱士树组电路的输入端连接，所述畸形华莱士树组电路的输出端与所述累加电路的输入端连接；/n其中，所述编码电路用于对接收到的数据进行编码处理得到目标编码的部分积，所述畸形华莱士树组电路用于对目标编码的所述部分积进行累加处理，所述累加电路用于对接收到的输入数据进行累加处理。/n
【技术特征摘要】
1.一种乘法器，其特征在于，所述乘法器包括：编码电路，畸形华莱士树组电路和累加电路，所述编码电路的输出端与所述畸形华莱士树组电路的输入端连接，所述畸形华莱士树组电路的输出端与所述累加电路的输入端连接；
其中，所述编码电路用于对接收到的数据进行编码处理得到目标编码的部分积，所述畸形华莱士树组电路用于对目标编码的所述部分积进行累加处理，所述累加电路用于对接收到的输入数据进行累加处理。
2.根据权利要求1所述的乘法器，其特征在于，所述编码电路包括：布斯编码子电路和部分积获取子电路，所述布斯编码子电路的输出端与所述部分积获取子电路的输入端连接；其中，所述布斯编码子电路用于对接收到的数据进行布斯编码处理得到编码信号，所述部分积获取子电路用于根据所述编码信号得到原始部分积，并对所述原始部分积进行优化处理，得到目标编码的所述部分积。
3.根据权利要求2所述的乘法器，其特征在于，所述布斯编码子电路包括：数据输入端口和编码信号输出端口，所述数据输入端口用于接收进行布斯编码处理的数据，所述编码信号输出端口用于输出对接收到的所述数据进行布斯编码处理后得到的编码信号。
4.根据权利要求2所述的乘法器，其特征在于，所述部分积获取子电路包括：修正符号位扩展单元和修正取反单元，所述修正符号位扩展单元用于对所述原始部分积进行消除符号位扩展处理，得到消除符号位扩展后的部分积；所述修正取反单元用于对所述原始部分积进行消除取反后加一位处理，得到加一位数值。
5.根据权利要求1所述的乘法器，其特征在于，所述畸形华莱士树组电路包括：畸形华莱士树子电路，多个所述畸形华莱士树子电路用于对目标编码的所述部分积进行修正累加处理。
6.根据权利要求1所述的乘法器，其特征在于，所述累加电路，该累加电路包括：加法器，所述加法器用于对接收到的两个同位宽数据进行加法运算。
7.根据权利要求6所述的乘法器，其特征在于，所述加法器包括：进位输出信号输入端口，和位输出信号输入端口和结果输出端口，所述进位输出信号输入端口用于接收进位输出信号，所述和位输出信号输入端口用于接收和位输出信号，所述结果输出端口用于输出进位输出信号与和位输出信号进行累加处理的结果。
8.一种数据处理方法，其特征在于，所述方法包括：
接收待处理的数据；
对待处理的所述数据进行编码，得到编码结果，并根据待处理的所述数据及所述编码结果得到目标编码的部分积；
对目标编码的所述部分积进行修正累加处理，得到运算结果。
9.根据权利要求8所述的方法，其特征在于，所述对待处理的所述数据进行编码，得到编码结果，并根据待处理的所述数据及所述编码结果，通过优化处理得到目标编码的部分积，包括：
对待处理的所述数据进行布斯编码处理，得到编码信号；
根据待处理的所述数据...
【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：上海寒武纪信息科技有限公司，
类型：发明
国别省市：上海;31
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