乘法器、数据处理方法、芯片及电子设备技术

本申请提供一种乘法器、数据处理方法、芯片及电子设备，所述乘法器包括：修正编码电路和修正压缩电路，所述修正编码电路的输出端与所述修正压缩电路的输入端连接，该乘法器能够保证乘法运算结果准确性的前提下，能够对多种不同位宽的数据进行乘法运算，有效减少了乘法器占用AI芯片的面积。

Multiplier, data processing method, chip and electronic equipment

【技术实现步骤摘要】
乘法器、数据处理方法、芯片及电子设备
本专利技术涉及计算机
，特别是涉及一种乘法器、数据处理方法、芯片及电子设备。
技术介绍
随着数字电子技术的不断发展，各类人工智能(ArtificialIntelligence，AI)芯片的快速发展对于高性能数字乘法器的要求也越来越高。神经网络算法作为智能芯片广泛应用的算法之一，通过乘法器进行乘法运算在神经网络算法中是一种常见的操作。通常，不同位宽数据的乘法运算时，相同位宽的数据需要采用对应位数现有乘法器进行运算，不同位宽的数据采用多个不同位宽的现有乘法器进行运算。但是，针对不同位宽的数据需要采用不同的乘法器进行乘法运算，导致乘法器占用AI芯片的面积较大。
技术实现思路
基于此，有必要针对上述技术问题，提供一种乘法器、数据处理方法、芯片及电子设备。本专利技术实施例提供一种乘法器，所述乘法器包括：修正编码电路和修正压缩电路，所述修正编码电路的输出端与所述修正压缩电路的输入端连接；所述修正编码电路用于对接收到的数据进行编码处理，得到符号位扩展后的部分积，并根据符号本文档来自技高网...

【技术保护点】
1.一种乘法器，其特征在于，所述乘法器包括：修正编码电路和修正压缩电路，所述修正编码电路的输出端与所述修正压缩电路的输入端连接；/n所述修正编码电路用于对接收到的数据进行编码处理，得到符号位扩展后的部分积，并根据符号位扩展后的所述部分积得到目标编码的部分积，所述修正压缩电路用于对目标编码的部分积进行累加处理。/n

【技术特征摘要】
1.一种乘法器，其特征在于，所述乘法器包括：修正编码电路和修正压缩电路，所述修正编码电路的输出端与所述修正压缩电路的输入端连接；
所述修正编码电路用于对接收到的数据进行编码处理，得到符号位扩展后的部分积，并根据符号位扩展后的所述部分积得到目标编码的部分积，所述修正压缩电路用于对目标编码的部分积进行累加处理。


2.根据权利要求1所述的乘法器，其特征在于，所述修正编码电路中包括第一输入端，用于接收输入的功能选择模式信号；所述修正压缩电路中包括第一输入端，用于接收输入的所述功能选择模式信号；所述功能选择模式信号用于确定乘法器处理的数据的位宽。


3.根据权利要求1所述的乘法器，其特征在于，所述修正编码电路包括：低位布斯编码单元、低位部分积获取单元、选择器、高位布斯编码单元、高位部分积获取单元、低位选择器组单元以及高位选择器组单元；所述低位布斯编码单元的第一输出端与所述选择器的输入端连接，所述低位布斯编码单元的第二输出端与所述低位部分积获取单元的第一输入端连接，所述选择器的输出端与所述高位布斯编码单元的第一输入端连接，所述高位布斯编码单元的输出端与所述高位部分积获取单元的第一输入端连接，所述低位选择器组单元的输出端与所述低位部分积获取单元的第二输入端连接，所述高位选择器组单元的输出端与所述高位部分积获取单元的第二输入端连接；
其中，所述低位布斯编码单元用于对接收到的数据中的低位数据进行布斯编码处理得到低位编码信号，所述低位部分积获取单元用于根据所述低位编码信号，得到目标编码的低位部分积，所述选择器用于选通高位数据进行布斯编码时的补位数值，所述高位布斯编码单元用于对接收到的所述高位数据以及所述补位数值，进行布斯编码处理得到高位编码信号，所述高位部分积获取单元用于根据所述高位编码信号，得到目标编码的高位部分积，所述低位选择器组单元用于选通目标编码的低位部分积中的数值，所述高位选择器组单元用于选通目标编码的高位部分积中的数值。


4.根据权利要求3所述的乘法器，其特征在于，所述低位布斯编码单元包括：低位数据输入端口以及低位编码信号输出端口；所述低位数据输入端口用于接收进行布斯编码处理的低位数据，所述低位编码信号输出端口用于输出对低位数据进行布斯编码处理后得到的低位编码信号。


5.根据权利要求3所述的乘法器，其特征在于，所述低位部分积获取单元包括：低位编码信号输入端口、选通数值输入端口、数据输入端口以及部分积中的数值输出端口；所述低位编码信号输入端口用于接收低位布斯编码单元输出的低位编码信号，所述选通数值输入端口用于接收低位选择器组单元选通后，输出的目标编码的低位部分积中的数值，所述数据输入端口用于接收乘法运算的数据，所述部分积中的数值输入端口用于接收目标编码的低位部分积中的数值。


6.根据权利要求3所述的乘法器，其特征在于，所述选择器，包括：功能选择模式信号输入端口、第一选通数值输入端口、第二选通数值输入端口以及运算结果输出端口；所述功能选择模式信号输入端口用于接收乘法器需要处理不同位宽的数据对应的功能选择模式信号，所述第一选通数值输入端口用于接收第一选通数值，所述第二选通数值输入端口用于接收第二选通数值，所述运算结果输出端口输出选通后的所述第一选通数值或所述第二选通数值。


7.根据权利要求3所述的乘法器，其特征在于，所述高位布斯编码单元，包括：高位数据输入端口以及高位编码信号输出端口；所述高位数据输入端口用于接收进行布斯编码处理的高位数据，所述高位编码信号输出端口用于输出对高位数据进行布斯编码处理后得到的高位编码信号。


8.根据权利要求3所述的乘法器，其特征在于，所述高位部分积获取单元包括：高位编码信号输入端口、选通数值输入端口、数据输入端口以及部分积中的数值输出端口；所述高位编码信号输入端口用于接收高位布斯编码单元输出的高位编码信号，所述选通数值输入端口用于接收高位选择器组单元选通后，输出的目标编码的高位部分积中的数值，所述数据输入端口用于接收乘法运算的数据，所述部分积中的数值输入端口用于接收目标编码的高位部分积中的数值。


9.根据权利要求3所述的乘法器，其特征在于，所述低位选择器组单元包括：低位选择器，所述低位选择器用于对目标编码的低位部分积中的数值进行选通。


10.根据权利要求3所述的乘法器，其特征在于，所述低位选择器组单元包括：高位选择器，所述高位选择器用于对目标编码的高位部分积中的数值进行选通。


11.根据权利要求1所述的乘法器，其特征在于，所述修正压缩电路包括：修正华莱士树组电路和累加电路，所述修正华莱士树组电路的输出端与所述累加电路的输入端连接；所述修正华莱士树组电路用于对不同位宽数据运算时，得到的目标编码的部分积中每一列的数值进行累加处理，所述累加电路用于对接收到的输入数据进行累加处理。


12.根据权利要求11所述的乘法器，其特征在于，所述修正华莱士树组电路包括：低位华莱士树子电路、选择器以及高位华莱士树子电路，所述低位华莱士树子电路的输出端与所述选择器的输入端连接，所述选择器的输出端与所述高位华莱士树子电路的输入端连接；其中，所述低位华莱士树子电路用于对目标编码的所述部分积中的每一列数值进行累加运算，所述选择器用于选通高位华莱士树子电路接收的进位输入信号，所述高位华莱士树子电路用于对目标编码的所述部分积中的每一列数值进行累加运算。


13.根据权利要求11所述的乘法器，其特征在于，所述累加电路包括：加法器，所述进位加法器用于对接收到的两...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：上海寒武纪信息科技有限公司，
类型：发明
国别省市：上海;31