一种高速链路系统的测试装置及方法制造方法及图纸

本发明专利技术提出了一种高速链路系统的测试装置，包括：芯片测试器件、传输插入损耗ISI衰减器件、串扰ISI衰减器件和串扰XTK测试器件；所述XTK测试器件，用于将接收到的串扰测试信号在接收到的传输测试信号中形成串扰信号，并将承载所述串扰信号的传输测试信号传输至所述芯片测试器件；所述芯片测试器件，还用于对承载所述串扰信号的传输测试信号的质量参数进行测试评估。本发明专利技术还公开了一种高速链路系统的测试方法，通过实施上述方案，有效提高了对承载串扰信号的传输测试信号的质量参数测试评估精度；简化了对承载串扰信号的传输测试信号的质量参数测试评估步骤，提高了对承载串扰信号的传输测试信号的质量参数测试评估效率。

A test device and method of high speed link system

【技术实现步骤摘要】
一种高速链路系统的测试装置及方法
本专利技术涉及通信
，尤其涉及一种高速链路系统的测试装置及方法。
技术介绍
现代通信系统的交换能力以及处理能力越来越大，通信信号的传输速率越来越高，通信信号损耗直接影响信号正确传输，并影响整个系统。设计者必须了解通信信号损耗状况，以便做出正确的判断及评估。现有技术中通过以下两种方式进行通信信号损耗测试来评估高速通信系统：方式一，测量一种速率的通信信号在两个不同通道下的眼图，并从眼图中提取幅度参数，然后分别对同一眼图中提取到的参数取绝对值做加法运算，得到两个和值，最后将两个和值做平均值运算，得到幅度值；由于每个通道特性不一致，每个通道都需要单独配置其参数才能优化其传输的通信信号质量，来确保良好的通信效果，增加了产品研发的难度，延长研发周期；方式二，根据板卡的走线情况(包括线宽线距、走线层面和板材型号等影响插损的要素)，使用计算机仿真计算出单位长度的插损，再把两个板卡走线长度统计出来，两者相乘后得出各信号位的总插入损耗值；通过对高速通道的传输长度进行计算，再根据传输长度计算信号的衰减，然后调整预加重或均衡参数；通过调整预加重或均衡参数以达到输出预估的通道特性，但是，输出的预估通道特性还需要进一步的测试。其中，方案一测试环境简单但是只针对一种信号在某一种速率下的眼图得出的测试结果，测试项单一，测试结论存在较大的误差；方案二中针对的是单板走线情况与插损的测试情况，需要仿真再查表，然后统计出插损值，操作步骤繁琐。
技术实现思路
本专利技术提出了一种高速链路系统的测试装置及方法，用以解决现有技术中对高速传输信号的插损串扰测试精度低的问题。本专利技术采用的技术方案是提供一种测试装置，包括：芯片测试器件、传输插入损耗ISI衰减器件、串扰ISI衰减器件和串扰XTK测试器件；所述芯片测试器件，用于将生成的传输测试信号传输至所述传输ISI衰减器件，并将生成的串扰测试信号传输至所述串扰ISI衰减器件；所述传输ISI衰减器件，用于对接收到的所述传输测试信号进行衰减，并将衰减后的传输测试信号传输至所述XTK测试器件；所述串扰ISI衰减器件，用于对接收到的所述串扰测试信号进行衰减，并将衰减后的串扰测试信号传输至所述XTK测试器件；所述XTK测试器件，用于将接收到的串扰测试信号在接收到的传输测试信号中形成串扰信号，并将承载所述串扰信号的传输测试信号传输至所述芯片测试器件；所述芯片测试器件，还用于对承载所述串扰信号的传输测试信号的质量参数进行测试评估。可选地，所述传输ISI衰减器件，具体用于：对接收到的所述传输测试信号进行插损梯度扫描，以通过不同的插损梯度通道对所述传输测试信号进行衰减。可选地，所述串扰ISI衰减器件，具体用于：对接收到的所述串扰测试信号进行插损梯度扫描，以通过不同的插损梯度通道对所述串扰测试信号进行衰减。可选地，所述传输测试信号的质量参数包括：所述传输测试信号的误码率；所述芯片测试器件，包括：时钟芯片，控制管理器件，及串行器/解串器SerDes测试芯片；所述控制管理器件，用于将时钟控制指令发送至所述时钟芯片，并将测试信号控制指令发送至所述SerDes测试芯片；所述时钟芯片，用于在所述时钟控制指令的控制下，生成设定频率的时钟信号，并将所述时钟信号传输至所述SerDes测试芯片；所述SerDes测试芯片，用于在所述测试信号控制指令的控制下，基于所述时钟信号生成所述传输测试信号，及所述串扰测试信号；对接收到的承载所述串扰信号的传输测试信号的误码率进行测试评估。可选地，所述SerDes测试芯片，具体用于：在所述传输测试信号的格式为不归零码NRZ格式的情况下，对接收到的承载所述串扰信号的传输测试信号的误码率进行测试评估的结果为：其中，n为承载所述串扰信号的传输测试信号的传输比特个数；k为承载所述串扰信号的传输测试信号的误码个数；p为承载所述串扰信号的传输测试信号的误码率；所述传输测试信号的传输速率范围为：[10Gbps，25Gbps]。可选地，所述SerDes测试芯片，具体用于：在所述传输测试信号的格式为脉冲幅度调制PAM4格式的情况下，对接收到的承载所述串扰信号的传输测试信号的误码率进行测试评估的结果为：其中，x为承载所述串扰信号的传输测试信号的传输比特个数；μ为承载所述串扰信号的传输测试信号的误码个数；σ为承载所述串扰信号的传输测试信号的误码率；所述传输测试信号的传输速率范围为[50Gbps,56Gbps]。本专利技术还提供一种测试方法，包括：根据预置的测试参数，对传输测试信号和串扰测试信号分别进行衰减；其中，所述测试参数包括：所述传输测试信号的衰减参数，以及所述串扰测试信号的衰减参数〃；将衰减后的串扰测试信号在衰减后的传输测试信号中形成串扰信号；测试评估承载所述串扰信号的传输测试信号的误码率。可选地，所述对传输测试信号和串扰测试信号分别进行衰减，包括：对传输测试信号和串扰测试信号分别进行插损梯度扫描，以通过不同的插损梯度通道分别对传输测试信号和串扰测试信号进行衰减。可选地，所述测试评估承载所述串扰信号的传输测试信号的误码率，包括：在所述传输测试信号的格式为不归零码NRZ格式的情况下，对接收到的承载所述串扰信号的传输测试信号的误码率进行测试评估的结果为：其中，n为承载所述串扰信号的传输测试信号的传输比特个数；k为承载所述串扰信号的传输测试信号的误码个数；p为承载所述串扰信号的传输测试信号的误码率；所述传输测试信号的传输速率范围为：[10Gbps，25Gbps]。可选地，所述测试评估承载所述串扰信号的传输测试信号的误码率，包括：在所述传输测试信号的格式为脉冲幅度调制PAM4格式的情况下，对接收到的承载所述串扰信号的传输测试信号的误码率进行测试评估的结果为：其中，x为承载所述串扰信号的传输测试信号的传输比特个数；μ为承载所述串扰信号的传输测试信号的误码个数；σ为承载所述串扰信号的传输测试信号的误码率；所述传输测试信号的传输速率范围为[50Gbps,56Gbps]。可选地，所述测试参数还包括以下参数中的一种或多种：PCB板上设置的测试传输线长度，所述PCB板的材质，所述PCB板的加工工艺，以及测试温度；所述方法还包括：根据所述测试参数，测试所述传输测试信号在所述PCB板上设置的测试传输线上传输的插入损耗。采用上述技术方案，本专利技术至少具有下列优点：本专利技术所述一种高速链路系统的测试装置及方法，有效提高了对高速传输信号的插损串扰测试精度；简化了对高速传输信号的插损串扰测试步骤，提高了对高速传输信号的插损串扰测试效率。附图说明图1为本专利技术第一实施例所述的高速链路系统的测试装置组成结构示意图；图2为本专利技术第二实施例所述的高速链路系统的测试装置组成结构示意图；图3为本本文档来自技高网...

【技术保护点】
1.一种高速链路系统的测试装置，其特征在于，包括：芯片测试器件、传输插入损耗ISI衰减器件、串扰ISI衰减器件和串扰XTK测试器件；/n所述芯片测试器件，用于将生成的传输测试信号传输至所述传输ISI衰减器件，并将生成的串扰测试信号传输至所述串扰ISI衰减器件；/n所述传输ISI衰减器件，用于对接收到的所述传输测试信号进行衰减，并将衰减后的传输测试信号传输至所述XTK测试器件；/n所述串扰ISI衰减器件，用于对接收到的所述串扰测试信号进行衰减，并将衰减后的串扰测试信号传输至所述XTK测试器件；/n所述XTK测试器件，用于将接收到的串扰测试信号在接收到的传输测试信号中形成串扰信号，并将承载所述串扰信号的传输测试信号传输至所述芯片测试器件；/n所述芯片测试器件，还用于对承载所述串扰信号的传输测试信号的质量参数进行测试评估。/n

【技术特征摘要】
1.一种高速链路系统的测试装置，其特征在于，包括：芯片测试器件、传输插入损耗ISI衰减器件、串扰ISI衰减器件和串扰XTK测试器件；
所述芯片测试器件，用于将生成的传输测试信号传输至所述传输ISI衰减器件，并将生成的串扰测试信号传输至所述串扰ISI衰减器件；
所述传输ISI衰减器件，用于对接收到的所述传输测试信号进行衰减，并将衰减后的传输测试信号传输至所述XTK测试器件；
所述串扰ISI衰减器件，用于对接收到的所述串扰测试信号进行衰减，并将衰减后的串扰测试信号传输至所述XTK测试器件；
所述XTK测试器件，用于将接收到的串扰测试信号在接收到的传输测试信号中形成串扰信号，并将承载所述串扰信号的传输测试信号传输至所述芯片测试器件；
所述芯片测试器件，还用于对承载所述串扰信号的传输测试信号的质量参数进行测试评估。


2.根据权利要求1所述的装置，其特征在于，所述传输ISI衰减器件，具体用于：对接收到的所述传输测试信号进行插损梯度扫描，以通过不同的插损梯度通道对所述传输测试信号进行衰减。


3.根据权利要求1或2所述的装置，其特征在于，所述串扰ISI衰减器件，具体用于：对接收到的所述串扰测试信号进行插损梯度扫描，以通过不同的插损梯度通道对所述串扰测试信号进行衰减。


4.根据权利要求1所述的装置，其特征在于，所述传输测试信号的质量参数包括：所述传输测试信号的误码率；
所述芯片测试器件，包括：时钟芯片，控制管理器件，及串行器/解串器SerDes测试芯片；
所述控制管理器件，用于将时钟控制指令发送至所述时钟芯片，并将测试信号控制指令发送至所述SerDes测试芯片；
所述时钟芯片，用于在所述时钟控制指令的控制下，生成设定频率的时钟信号，并将所述时钟信号传输至所述SerDes测试芯片；
所述SerDes测试芯片，用于在所述测试信号控制指令的控制下，基于所述时钟信号生成所述传输测试信号，及所述串扰测试信号；对接收到的承载所述串扰信号的传输测试信号的误码率进行测试评估。


5.根据权利要求4所述的装置，其特征在于，所述SerDes测试芯片，具体用于：
在所述传输测试信号的格式为不归零码NRZ格式的情况下，对接收到的承载所述串扰信号的传输测试信号的误码率进行测试评估的结果为：



其中，n为承载所述串扰信号的传输测试信号的传输比特个数；k为承载所述串扰信号的传输测试信号的误码个数；p为承载所述串扰信号的传输测试信号的误码率；所述传输测试信号的传输速率范围为：[10Gbps，25Gbps]。


6.根据权利要求4所述的装置，其特征在于，所述SerDes测试芯片，具体用于：
在所述传输测试信号的格式为脉冲幅度调制PAM4格式的情况下，对接收到的承载所述串扰信号的传输测试信号的误码率进行测试评估的结果为：



其中，x为承载所述串扰信号的传输测试信号的传输比特个数；μ为承载所述串扰信号的传输测试信号的误码个数；σ为承载所述串扰信号的传输测试信号的误码率；所述传输测试信号的传输速率范围为[50Gbps,56Gbps]。


7.根据权利要求4所述的装置，其特征在于，所述芯片测试器件，还包括：第一测试探头，第二测试探头，第三测试探头及印刷电路板PCB板；
所述PCB板上设置有第一信号传输线、第二信号传输线和第三信号传输线；
所述第一信号传输线，用于将所述SerDes测试芯片的第一信号输出管脚输出的所述传输测试信号传输至所述第一测试探头；
所述第二信号传输线，用于将所述SerDes测试芯片的第二信号输出管脚输出的所述串扰测试信号传输至所述第二测试探头；
所述第三信号传输线，用于将所述第三测试探头接收到的承载所述串扰信号的传输测试信号传输至所述SerDes测试芯片的测试管脚；
所述第一测试探头，用于将所述传输测试信号通过传输线缆传输至所述传输ISI衰减器件；
所述第二测试探头，用于将所述串扰测试信号通过传输线缆传输至所述串扰ISI衰减器件；
所述第三测试探头，用于通过传输线缆接收所述XTK测试器件传输的承载所述串扰信号的传输测试信号。


8.根据权利要求7所述的装置，其特征在于，所述PCB板上还设置有测试传输线；所述传输测试信号的质量参数还包括：所述传输测试信号在所述PCB板上设置的测试传输线上传输的插入损耗；
所述SerDes测试芯片，还用于：
在所述测试信号控制指令的控制下，基于所述时钟信号生成多个设定频率的所述传输测试信号；
控制多个设定频率的所述传输测...

【专利技术属性】
技术研发人员：刘春伟，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：广东;44