高速接口的固定延时电路制造技术

本发明专利技术提供一种高速接口的固定延时电路，包括：计数器电路，用于生成任意比特的移位选择信号；数据选择器电路，用于接收第一并行数据信号，并根据所述移位选择信号和第一低速时钟对所述第一并行数据信号进行重新排列，得到第二并行数据信号，所述第二并行数据信号所指示的比特的位置相对于所述第一并行数据信号所指示的比特的位置具有所述移位选择信号指示的移位比特数；时钟选择器电路，用于根据所述移位选择信号从多路具有不同相位的输入时钟中选择一路时钟进行输出，形成第二低速时钟；同步电路，用于根据所述第二低速时钟对所述第二并行数据信号进行同步。本发明专利技术能够实现高速接口多通道数据之间的初始化对齐。

Fixed delay circuit of high speed interface

【技术实现步骤摘要】
高速接口的固定延时电路
本专利技术涉及数据传输
，尤其涉及一种高速接口的固定延时电路。
技术介绍
在高速数据传输时，高速接口将接收端接收的高速串行数据解串成低速并行数据，并行传输时多比特数据的各个位同时通过并行线进行传输。随着高速接口频率的提高，高速时钟对数据的采样点随着温度、电压变化时留有的余量越来越少，因此多通道高速时钟对数据采样时，就会使得数据在不同通道的延时不同，使得解串出来的各个通道的并行数据初始数据并不是完全对齐的，而是存在位差。因此有必要设计相应的逻辑电路，来消除这种多通道之间的延时，以确保高速接口稳定可靠。
技术实现思路
为解决上述问题，本专利技术提供一种高速接口的固定延时电路，能够实现高速接口多通道数据之间的初始化对齐。本专利技术提供一种高速接口的固定延时电路，包括：计数器电路，用于生成任意比特的移位选择信号；数据选择器电路，用于接收第一并行数据信号，并根据所述移位选择信号和第一低速时钟对所述第一并行数据信号进行重新排列，得到第二并行数据信号，所述第二并行数据信号所指示本文档来自技高网...

【技术保护点】
1.一种高速接口的固定延时电路，其特征在于，包括：/n计数器电路，用于生成任意比特的移位选择信号；/n数据选择器电路，用于接收第一并行数据信号，并根据所述移位选择信号和第一低速时钟对所述第一并行数据信号进行重新排列，得到第二并行数据信号，所述第二并行数据信号所指示的比特的位置相对于所述第一并行数据信号所指示的比特的位置具有所述移位选择信号指示的移位比特数；/n时钟选择器电路，用于根据所述移位选择信号从多路具有不同相位的输入时钟中选择一路时钟进行输出，形成第二低速时钟；/n同步电路，用于根据所述第二低速时钟对所述第二并行数据信号进行同步。/n

【技术特征摘要】
1.一种高速接口的固定延时电路，其特征在于，包括：
计数器电路，用于生成任意比特的移位选择信号；
数据选择器电路，用于接收第一并行数据信号，并根据所述移位选择信号和第一低速时钟对所述第一并行数据信号进行重新排列，得到第二并行数据信号，所述第二并行数据信号所指示的比特的位置相对于所述第一并行数据信号所指示的比特的位置具有所述移位选择信号指示的移位比特数；
时钟选择器电路，用于根据所述移位选择信号从多路具有不同相位的输入时钟中选择一路时钟进行输出，形成第二低速时钟；
同步电路，用于根据所述第二低速时钟对所述第二并行数据信号进行同步。


2.根据权利要求1所述的高速接口的固定延时电路，其特征在于，所述数据选择器电路包括：第一D触发器组、第二D触发器组以及选择器电路，所述第一D触发器组和所述D触发器组分别包括m个D触发器，所述选择器电路包括m个多路复用器，m为所述第一并行数据信号所包括的路数，其中，
所述第一D触发器组的各D触发器的输入端对应输入第一并行数据信号的一路信号，所述第二D触发器组的各D触发器的输入端分别连接至对应的所述第一D触发器组的各D触发器的输出端，所述第一D触发器组的各D触发器以及所述第二D触发器组的各D触发器的时钟端输入第...

【专利技术属性】
技术研发人员：李凯，梁远军，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东;44