【技术实现步骤摘要】
一种量子元胞自动机十进制全加器
本专利技术涉及量子元胞自动机电路设计
，具体是一种量子元胞自动机十进制全加器。
技术介绍
在集成电路中，互补金属氧化物(CMOS)不断接近其物理极限，量子效应以及散热和功耗问题随之出现。而通过现有的技术和工艺，难以从根本上解决这些问题。因此，为了进一步提高集成电路的集成度，缩小电路的特征尺寸，许多新兴的纳米电路器件应运而生。作为新兴纳米器件的一种，量子元胞自动机(Quantum-dotCellularAutomata，QCA)具有集成度高，功耗低和运算速度快的特点，被认为是替代传统CMOS器件的候选者之一。QCA利用元胞之间的库仑力作用来进行计算和信息的传递，相比于传统CMOS依靠电压与电流来传递信息的方式，QCA电路的无电流工作方式实现了低耗能。同时，QCA电路的传输线和逻辑门都是由QCA元胞组成的，因此电路中的计算和信息的传递是同时的，这又为QCA电路的低时延奠定了基础。全加器在许多算术电路中都起着至关重要的作用。特别是对于需要大量全加器的电路来说，它的效率几乎决定了整个电路...
【技术保护点】
1.一种量子元胞自动机十进制全加器，其特征在于：该量子元胞自动机十进制全加器分布在由三个电路层构成的电路版图上，该量子元胞自动机十进制全加器包括第一四位全加器和全加器校正电路，并且包含九个输入端和五个输出端；其中一个输入端为十进制的进位输入，另外八个输入端分成两组，每组四个输入端，每组表示一个零到九的十进制数；其中一个输出端为十进制的进位输出，即量子元胞自动机十进制全加器的进位输出dC
【技术特征摘要】
1.一种量子元胞自动机十进制全加器，其特征在于：该量子元胞自动机十进制全加器分布在由三个电路层构成的电路版图上，该量子元胞自动机十进制全加器包括第一四位全加器和全加器校正电路，并且包含九个输入端和五个输出端；其中一个输入端为十进制的进位输入，另外八个输入端分成两组，每组四个输入端，每组表示一个零到九的十进制数；其中一个输出端为十进制的进位输出，即量子元胞自动机十进制全加器的进位输出dCout，另外四个输出端共同表示一个零到九的十进制数，即量子元胞自动机十进制全加器的和输出；所述的第一四位全加器包含四个多数逻辑门和四个异或逻辑门，所述的全加器校正电路包含十进制进位产生电路和第二四位全加器，所述的十进制进位产生电路由六个多数逻辑门组成，所述的第二四位全加器包含三个多数逻辑门和四个异或逻辑门；
所述的第一四位全加器包含的四个异或逻辑门分布在所述的电路版图的第一层上，所述的第一四位全加器包含的四个多数逻辑门分布在所述的电路版图的第三层上，这八个逻辑结点组成了所述的第一四位全加器，其表达式为：
其中，代表异或逻辑门，“M()”表示多数逻辑门；dA3、dA2、dA1、dA0、dB3、dB2、dB1、dB0分别是十进制数A和B的四个二进制位；bS3、bS2、bS1、bS0分别代表第一四位全加器中两个加数对应的每一个二进制位相加产生的和；bCout及H2、H1、H0分别代表第一四位全加器中两个加数对应的每一个二进制位相加产生的进位，其中bCout是两个加数的最高位相加产生的进位输出；所述的第一四位全加器中，bS0所在的异或逻辑门位于所述的电路版图的东北方位上，并位于所述的电路版图的第一层；H0所在的多数逻辑门位于bS0所在的异或逻辑门的上方，并位于所述的电路版图的第三层；bS1所在的异或逻辑门位于bS0所在的异或逻辑门的左侧，并位于所述的电路版图的第一层；H1所在的多数逻辑门位于bS1所在的异或逻辑门的上方，并位于所述的电路版图的第三层；bS2所在的异或逻辑门位于bS1所在的异或逻辑门的左侧，并位于所述的电路版图的第一层；H2所在的多数逻辑门位于bS2所在的异或逻辑门的上方，并位于所述的电路版图的第三层；bS3所在的异或逻辑门位于bS2所在的异或逻辑门的左侧，并位于所述的电路版图的第一层；bCout所在的多数逻辑门位于bS3所在的异或逻辑门的上方，并位于所述的电路版图的第三层；
所述的十进制进位产生电路...
【专利技术属性】
技术研发人员：储著飞，李泽强，夏银水，王伦耀，
申请(专利权)人：宁波大学，
类型：发明
国别省市：浙江;33
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