一种量子元胞自动机十进制全加器制造技术

本发明专利技术公开了一种量子元胞自动机十进制全加器，在不改变电路逻辑功能的前提下，通过结合表达能力更强的异或逻辑运算符以及先进的全加器进位结构，来优化QCA十进制全加器所需的逻辑结点数和逻辑深度，从而以此优化一位以及多位QCA十进制全加器电路的面积和延迟。相比于传统性能最优的全加器，本发明专利技术提出的量子元胞自动机十进制全加器性能优良，在延迟和面积方面提升明显，尤其在量子元胞自动机8位十进制全加器中优化效果更加明显，延迟和面积的提升分别为27.6%和53.4%。本发明专利技术极大降低了电路成本，同时丰富了在电路设计中的电路研究方法。本发明专利技术为基于多数逻辑和异或逻辑的算术电路设计提供了新的研究思路，对电路设计的发展有较强的实践意义。

A decimal full adder for Quantum Cellular Automata

【技术实现步骤摘要】
一种量子元胞自动机十进制全加器
本专利技术涉及量子元胞自动机电路设计
，具体是一种量子元胞自动机十进制全加器。
技术介绍
在集成电路中，互补金属氧化物(CMOS)不断接近其物理极限，量子效应以及散热和功耗问题随之出现。而通过现有的技术和工艺，难以从根本上解决这些问题。因此，为了进一步提高集成电路的集成度，缩小电路的特征尺寸，许多新兴的纳米电路器件应运而生。作为新兴纳米器件的一种，量子元胞自动机(Quantum-dotCellularAutomata，QCA)具有集成度高，功耗低和运算速度快的特点，被认为是替代传统CMOS器件的候选者之一。QCA利用元胞之间的库仑力作用来进行计算和信息的传递，相比于传统CMOS依靠电压与电流来传递信息的方式，QCA电路的无电流工作方式实现了低耗能。同时，QCA电路的传输线和逻辑门都是由QCA元胞组成的，因此电路中的计算和信息的传递是同时的，这又为QCA电路的低时延奠定了基础。全加器在许多算术电路中都起着至关重要的作用。特别是对于需要大量全加器的电路来说，它的效率几乎决定了整个电路的运行效率。而基于二进制编码的十进制全加器在银行业、计算机行业、互联网行业等领域中，被大量而广泛地使用。因此，十进制全加器的性能至关重要。具有集成度高，功耗低和运算速度快特点的QCA电路为二进制编码十进制加法器的优化提供了可能。而以往传统的QCA电路利用了多数逻辑门和反相器来进行设计，虽然可以实现完备的逻辑功能，但是逻辑表达式仍然不够紧凑，面积和延迟也相对较高。本专利技术提出了一种基于异或逻辑门和多数逻辑门的十进制全加器，在不改变电路逻辑功能的前提下，通过结合表达能力更强的异或逻辑运算符，以及先进的全加器进位结构，来优化QCA十进制全加器所需的逻辑结点数和逻辑深度，以此来优化一位以及多位QCA十进制全加器电路的面积和延迟。
技术实现思路
本专利技术所要解决的技术问题是，针对现有技术的不足，设计一种性能优良、在延迟和面积方面提升明显的量子元胞自动机十进制全加器。本专利技术解决上述技术问题所采用的技术方案为：一种量子元胞自动机十进制全加器，该量子元胞自动机十进制全加器分布在由三个电路层构成的电路版图上，该量子元胞自动机十进制全加器包括第一四位全加器和全加器校正电路，并且包含九个输入端和五个输出端；其中一个输入端为十进制的进位输入，另外八个输入端分成两组，每组四个输入端，每组表示一个零到九的十进制数；其中一个输出端为十进制的进位输出，即量子元胞自动机十进制全加器的进位输出dCout，另外四个输出端共同表示一个零到九的十进制数，即量子元胞自动机十进制全加器的和输出；所述的第一四位全加器包含四个多数逻辑门和四个异或逻辑门，所述的全加器校正电路包含十进制进位产生电路和第二四位全加器，所述的十进制进位产生电路由六个多数逻辑门组成，所述的第二四位全加器包含三个多数逻辑门和四个异或逻辑门；所述的第一四位全加器包含的四个异或逻辑门分布在所述的电路版图的第一层上，所述的第一四位全加器包含的四个多数逻辑门分布在所述的电路版图的第三层上，这八个逻辑结点组成了所述的第一四位全加器，其表达式为：其中，代表异或逻辑门，“M()”表示多数逻辑门；dA3、dA2、dA1、dA0、dB3、dB2、dB1、dB0分别是十进制数A和B的四个二进制位；bS3、bS2、bS1、bS0分别代表第一四位全加器中两个加数对应的每一个二进制位相加产生的和；bCout及H2、H1、H0分别代表第一四位全加器中两个加数对应的每一个二进制位相加产生的进位，其中bCout是两个加数的最高位相加产生的进位输出；所述的第一四位全加器中，bS0所在的异或逻辑门位于所述的电路版图的东北方位上，并位于所述的电路版图的第一层；H0所在的多数逻辑门位于bS0所在的异或逻辑门的上方，并位于所述的电路版图的第三层；bS1所在的异或逻辑门位于bS0所在的异或逻辑门的左侧，并位于所述的电路版图的第一层；H1所在的多数逻辑门位于bS1所在的异或逻辑门的上方，并位于所述的电路版图的第三层；bS2所在的异或逻辑门位于bS1所在的异或逻辑门的左侧，并位于所述的电路版图的第一层；H2所在的多数逻辑门位于bS2所在的异或逻辑门的上方，并位于所述的电路版图的第三层；bS3所在的异或逻辑门位于bS2所在的异或逻辑门的左侧，并位于所述的电路版图的第一层；bCout所在的多数逻辑门位于bS3所在的异或逻辑门的上方，并位于所述的电路版图的第三层；所述的十进制进位产生电路包含的六个多数逻辑门分布在所述的电路版图的第一层上，其表达式为：K1＝M(bCout,M(1,bCout,bs3),M(bs1,bs2,bs3))K2＝M(1,K1,M(0,bS0,bS3))dCout＝＝M(dCin，K1,K2)其中，K1和K2表示所述的十进制进位产生电路产生的中间状态，没有特殊的意义；所述的十进制进位产生电路包含的六个多数逻辑门的输入来自所述的第一四位全加器的输出以及量子元胞自动机十进制全加器的进位输入dCin，所述的十进制进位产生电路的输出为量子元胞自动机十进制全加器的进位输出dCout；所述的十进制进位产生电路包含的六个多数逻辑门分布在所述的第一四位全加器的正南方，并位于所述的电路版图的第一层；所述的第二四位全加器包含的四个异或逻辑门分布在所述的电路版图的第一层，所述第二四位全加器包含的三个多数逻辑门分布在所述的电路版图的第三层，这七个逻辑结点组成了所述的第二四位全加器，所述的第二四位全加器位于所述的电路版图的最南面，实现的是对量子元胞自动机十进制全加器十进制和的校正计算，其公式为：“dS3dS2dS1dS0＝0dCoutdCout0+bS3bS2bS1bS0+dCin”，其具体计算过程的表达式为：其中，dS3、dS2、dS1、dS0分别为以四个二进制数表示的量子元胞自动机十进制全加器的十进制输出；所述的第二四位全加器中，dS0所在的异或逻辑门位于所述的电路版图的东南方，并位于所述的电路版图的第一层；M(0,bS0,dCin)多数逻辑门位于dS0所在的异或逻辑门的上方，并位于所述的电路版图的第三层；dS1所在的异或逻辑门位于dS0所在的异或逻辑门的左侧，并位于所述的电路版图的第三层；M(bS1,dCout,M(0,bS0,dCin))多数逻辑门位于dS1所在的异或逻辑门的上方，并位于所述的电路版图的第三层；dS2所在的异或逻辑门位于dS1所在的异或逻辑门的左侧，并位于所述的电路版图的第一层；M(bS2,dCout,M(bS1,dCout,M(0,bS0,dCin)))多数逻辑门位于dS2所在的异或逻辑门的上方，并位于所述的电路版图的第三层；dS3所在的异或逻辑门位于dS2所在的异或逻辑门的左侧，并位于所述的电路版图的第一层；最终量子元胞自动机十进制全加器的输出端表示为四个二进制数“dS3dS2dS1dS0”和一个进位输出“dCout”。与现有技术相比，本专利技术本文档来自技高网...

【技术保护点】
1.一种量子元胞自动机十进制全加器，其特征在于：该量子元胞自动机十进制全加器分布在由三个电路层构成的电路版图上，该量子元胞自动机十进制全加器包括第一四位全加器和全加器校正电路，并且包含九个输入端和五个输出端；其中一个输入端为十进制的进位输入，另外八个输入端分成两组，每组四个输入端，每组表示一个零到九的十进制数；其中一个输出端为十进制的进位输出，即量子元胞自动机十进制全加器的进位输出dC

【技术特征摘要】
1.一种量子元胞自动机十进制全加器，其特征在于：该量子元胞自动机十进制全加器分布在由三个电路层构成的电路版图上，该量子元胞自动机十进制全加器包括第一四位全加器和全加器校正电路，并且包含九个输入端和五个输出端；其中一个输入端为十进制的进位输入，另外八个输入端分成两组，每组四个输入端，每组表示一个零到九的十进制数；其中一个输出端为十进制的进位输出，即量子元胞自动机十进制全加器的进位输出dCout，另外四个输出端共同表示一个零到九的十进制数，即量子元胞自动机十进制全加器的和输出；所述的第一四位全加器包含四个多数逻辑门和四个异或逻辑门，所述的全加器校正电路包含十进制进位产生电路和第二四位全加器，所述的十进制进位产生电路由六个多数逻辑门组成，所述的第二四位全加器包含三个多数逻辑门和四个异或逻辑门；
所述的第一四位全加器包含的四个异或逻辑门分布在所述的电路版图的第一层上，所述的第一四位全加器包含的四个多数逻辑门分布在所述的电路版图的第三层上，这八个逻辑结点组成了所述的第一四位全加器，其表达式为：












其中，代表异或逻辑门，“M()”表示多数逻辑门；dA3、dA2、dA1、dA0、dB3、dB2、dB1、dB0分别是十进制数A和B的四个二进制位；bS3、bS2、bS1、bS0分别代表第一四位全加器中两个加数对应的每一个二进制位相加产生的和；bCout及H2、H1、H0分别代表第一四位全加器中两个加数对应的每一个二进制位相加产生的进位，其中bCout是两个加数的最高位相加产生的进位输出；所述的第一四位全加器中，bS0所在的异或逻辑门位于所述的电路版图的东北方位上，并位于所述的电路版图的第一层；H0所在的多数逻辑门位于bS0所在的异或逻辑门的上方，并位于所述的电路版图的第三层；bS1所在的异或逻辑门位于bS0所在的异或逻辑门的左侧，并位于所述的电路版图的第一层；H1所在的多数逻辑门位于bS1所在的异或逻辑门的上方，并位于所述的电路版图的第三层；bS2所在的异或逻辑门位于bS1所在的异或逻辑门的左侧，并位于所述的电路版图的第一层；H2所在的多数逻辑门位于bS2所在的异或逻辑门的上方，并位于所述的电路版图的第三层；bS3所在的异或逻辑门位于bS2所在的异或逻辑门的左侧，并位于所述的电路版图的第一层；bCout所在的多数逻辑门位于bS3所在的异或逻辑门的上方，并位于所述的电路版图的第三层；
所述的十进制进位产生电路...

【专利技术属性】
技术研发人员：储著飞，李泽强，夏银水，王伦耀，
申请(专利权)人：宁波大学，
类型：发明
国别省市：浙江;33