提供多相时钟信号的设备及方法技术

本发明专利技术描述用于提供多相时钟信号的设备及方法。实例设备包含第一、第二、第三及第四时控反相器、第一及第二时钟端子，及第一及第二锁存器电路。所述第一时控反相器的输入节点及输出节点分别耦合到所述第四时控反相器的输出节点及所述第二时控反相器的输入节点。所述第三时控反相器的输入节点及输出节点耦合到所述第二时控反相器的输出节点及所述第四时控反相器的输入节点。所述第一及第二时钟端子分别供应有第一及第二时钟信号。所述第一锁存器耦合在所述第一及第三时控反相器的所述输出节点之间，且所述第二锁存器电路耦合在所述第二及第四时控反相器的所述输出节点之间。

Equipment and method of providing polyphase clock signal

【技术实现步骤摘要】
【国外来华专利技术】提供多相时钟信号的设备及方法
技术介绍
在许多电子系统中使用半导体存储器来存储可在稍后时间检索的数据。随着对于电子系统更快速、更小、具有更大计算能力且消耗更少功率的需求已增加，已持续开发可更快速存取、紧致、存储更多数据且使用更少功率的半导体存储器以满足变化的需求。开发的部分包含创建用于控制且存取半导体存储器的新规格，其中规格从一代到下一代的变化涉及改进电子系统中的存储器的性能。通常通过向存储器提供命令信号、地址信号、时钟信号而控制半导体存储器。举例来说，可由存储器控制器提供各种信号。命令信号可控制半导体存储器执行各种存储器操作，举例来说，用以从存储器检索数据的读取操作，及用以将数据存储到存储器的写入操作。在最近开发的存储器的情况下，存储器可具备用于对命令信号及地址信号计时的系统时钟信号(举例来说)，且进一步具备用于对由存储器提供的读取数据计时且用于对提供到存储器的写入数据计时的数据时钟信号。关于使用数据时钟信号的存储器设计，(例如，从存储器控制器)将数据时钟信号提供到存储器以使通过存储器的读取数据的提供或写入数据的接收同步。根据具有相对于存储器命令的接收的时序的规格提供数据时钟信号以便提供数据或接收数据以满足指定时序。存储器响应于有源数据时钟信号且相应地提供或接收数据。可使用包含于半导体存储器中的时钟电路来产生用于执行各种操作的内部时钟信号。举例来说，一些时钟电路可基于数据时钟信号而提供多相时钟信号。多相时钟信号可(举例来说)用于对通过存储器的数据的提供及/或接收进行计时。多相时钟信号具有与彼此(例如，90度)及与数据时钟信号的相对相位。在一些存储器中，时钟电路提供具有相对于数据时钟信号的相位关系的多相时钟信号，所述相位关系未知，直到通过多相时钟信号中的一或多者的评估而确定。然而，用于产生内部时钟信号的常规时钟电路通常是麻烦的，包含若干复杂电路，且归因于具有耦合在输入与输出之间的若干复杂电路而可能在接收输入时钟信号与提供输出时钟信号之间具有相对较长路径延迟。另外，当输入时钟信号开始从共同时钟电平计时时，常规时钟电路可具有相对较长恢复时间。
技术实现思路
描述提供多相时钟信号的设备及方法。本专利技术的一方面包含一种设备，其包含第一、第二、第三及第四时控反相器、分别供应有第一及第二时钟信号的第一及第二时钟端子，及第一及第二锁存器电路。第一、第二、第三及第四时控反相器中的每一者包含输入节点、输出节点、第一时钟节点及第二时钟节点。第一时控反相器的输入节点及输出节点分别耦合到第四时控反相器的输出节点及第二时控反相器的输入节点。第三时控反相器的输入节点及输出节点分别耦合到第二时控反相器的输出节点及第四时控反相器的输入节点。第一时钟端子耦合到第一及第三时控反相器的第一时钟节点及第二及第四时控反相器的第二时钟节点。第二时钟端子耦合到第一及第三时控反相器的第二时钟节点及第二及第四时控反相器的第一时钟节点。第一锁存器耦合在第一及第三时控反相器的输出节点之间，且第二锁存器电路耦合在第二及第四时控反相器的输出节点之间。本专利技术的另一方面包含一种设备，其包含耦合成环的第一、第二、第三及第四时控反相器电路、第一、第二、第三及第四反相器电路，及第一、第二、第三及第四输出反相器电路。第一、第二、第三及第四时控反相器电路中的每一者经配置以在响应于选通信号而激活时提供具有与输入信号的电平互补的电平的输出信号。第一及第三时控反相器电路经配置以同时激活且第二及第四时控反相器电路经配置以同时激活。第一反相器电路经配置以将来自第一时控反相器电路的输出信号的补码作为输入信号提供到第四时控反相器电路。第二反相器电路经配置以将来自第二时控反相器电路的输出信号的补码作为输入信号提供到第一时控反相器电路。第三反相器电路经配置以将来自第三时控反相器电路的输出信号的补码作为输入信号提供到第二时控反相器电路。第四反相器电路经配置以将来自第四时控反相器电路的输出信号的补码作为输入信号提供到第三时控反相器电路。第一、第二、第三及第四输出反相器电路中的每一者耦合到第一、第二、第三及第四时控反相器电路中的相应者，且各自经配置以提供具有与相应输入信号互补的电平的相应输出信号。本专利技术的另一方面包含一种设备，其包含象限分频器电路，其经配置以接收第一及第二选通信号且经配置以响应于具有对应于初始条件的相应时钟电平的正交时钟信号及此后箝位到相同时钟电平的第一及第二选通信号而进入自振荡模式以提供振荡正交时钟信号。附图说明图1A是存储器装置的一部分的框图。图1B是由包含于图1A的存储器装置中的象限分频器电路提供的信号的时序图。图2是常规象限分频器电路的实例的示意图。图3A是根据本专利技术的实施例的象限分频器电路的示意图。图3B是根据本专利技术的实施例的时控反相器电路的示意图。图4是包含图3B的时控反相器电路的图3A的象限分频器电路的示意图。图5是根据本专利技术的实施例的图3A的象限分频器电路的操作期间的各种信号的时序图。图6A是根据本专利技术的实施例的图3A的象限分频器电路的自振荡模式的时序图。图6B是图6A的自振荡模式的自振荡状态图。图7A到7I是根据本专利技术的实施例的在自振荡的各种条件下的图3A的象限分频器电路的示意图。图8A及8B是根据本专利技术的实施例的针对不同初始状态的自振荡模式的自振荡状态图。图9说明根据本专利技术的实施例的象限分频器电路。具体实施方式下文陈述特定细节以提供对本专利技术的实例的充分理解。然而，所属领域的技术人员将明白，可在无这些特定细节的情况下实践本专利技术的实例。此外，本文中描述的本专利技术的特定实例不应解释为将本专利技术的范围限制于这些特定实例。在其它例子中，并未详细展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地混淆本专利技术的实施例。另外，例如“耦合(couples)”及“耦合(coupled)”的术语意味着两个组件可直接或间接电耦合。间接耦合可暗示两个组件通过一或多个中间组件耦合。图1A是存储器装置100的一部分的框图。存储器装置100包含接收数据端子DQ0到DQn上的相应数据的数据接收器电路110(0)到110(n)，其中n是整数。接收器电路110(0)到110(n)通过相位信号P0、P1、P2及P3计时以响应于相位信号P0、P1、P2及P3而捕获相应数据。所捕获数据通过接收器电路110(0)到110(n)提供到数据读取/写入控制电路120。数据读取/写入控制电路120经由数据总线125将数据从接收器电路110(0)到110(n)提供到存储器阵列130。可将数据存储于存储器阵列130的存储器单元中。数据读取/写入控制电路120可进一步通过数据传送电路(未展示)从存储器阵列130读取数据且提供数据到DQ0到DQn端子。数据读取/写入控制电路120可包含(举例来说)串行转并行电路、并行转串行电路、数据锁存器、数据放大器、写入放大器、以及制备待提供到存储器阵列130或从存储器阵列130提供的数据的其它或替代电路。存储器装置100进一步包含接收选通本文档来自技高网...

【技术保护点】
1.一种设备，其包括：/n第一、第二、第三及第四时控反相器，其各自包含输入节点、输出节点、第一时钟节点及第二时钟节点，所述第一时控反相器的所述输入节点及所述输出节点分别耦合到所述第四时控反相器的所述输出节点及所述第二时控反相器的所述输入节点，且所述第三时控反相器的所述输入节点及所述输出节点分别耦合到所述第二时控反相器的所述输出节点及所述第四时控反相器的所述输入节点；/n第一及第二时钟端子，其分别供应有第一及第二时钟信号，所述第一时钟端子耦合到所述第一及第三时控反相器的所述第一时钟节点及所述第二及第四时控反相器的所述第二时钟节点，所述第二时钟端子耦合到所述第一及第三时控反相器的所述第二时钟节点及所述第二及第四时控反相器的所述第一时钟节点；及/n第一及第二锁存器电路，所述第一锁存器耦合在所述第一与第三时控反相器的所述输出节点之间，且所述第二锁存器电路耦合在所述第二与第四时控反相器的所述输出节点之间。/n

【技术特征摘要】
【国外来华专利技术】20171013 US 15/783,6061.一种设备，其包括：
第一、第二、第三及第四时控反相器，其各自包含输入节点、输出节点、第一时钟节点及第二时钟节点，所述第一时控反相器的所述输入节点及所述输出节点分别耦合到所述第四时控反相器的所述输出节点及所述第二时控反相器的所述输入节点，且所述第三时控反相器的所述输入节点及所述输出节点分别耦合到所述第二时控反相器的所述输出节点及所述第四时控反相器的所述输入节点；
第一及第二时钟端子，其分别供应有第一及第二时钟信号，所述第一时钟端子耦合到所述第一及第三时控反相器的所述第一时钟节点及所述第二及第四时控反相器的所述第二时钟节点，所述第二时钟端子耦合到所述第一及第三时控反相器的所述第二时钟节点及所述第二及第四时控反相器的所述第一时钟节点；及
第一及第二锁存器电路，所述第一锁存器耦合在所述第一与第三时控反相器的所述输出节点之间，且所述第二锁存器电路耦合在所述第二与第四时控反相器的所述输出节点之间。


2.根据权利要求1所述的设备，
其中所述第一锁存器电路包括第一及第二非时控反相器；且
其中所述第二电路包括第三及第四非时控反相器。


3.根据权利要求2所述的设备，
其中第一及第二时钟信号经配置以互补地计时。


4.根据权利要求3所述的设备，
其中所述第一及第二时钟信号经配置以从所述第一及第二时钟信号两者经箝位在相同逻辑电平开始互补地计时。


5.根据权利要求1所述的设备，
其中所述第一锁存器电路包括第五及第六时控反相器；且
其中所述第二电路包括第七及第八时控反相器。


6.根据权利要求1所述的设备，其中所述第一、第二、第三及第四时控反相器中的每一者包括：
p沟道晶体管，其经配置以具备上拉电压且经配置以响应于提供到第一时钟节点的第一信号而激活；
n沟道晶体管，其经配置以具备参考电压且经配置以响应于提供到第二时钟节点的第二信号而激活；及
反相器，其耦合在所述p信道晶体管与n信道晶体管之间。


7.根据权利要求1所述的设备，其进一步包括第一、第二、第三及第四输出反相器，其各自耦合到所述第一、第二、第三及第四时控反相器中的相应者的所述输出节点。


8.一种设备，其包括：
第一、第二、第三及第四时控反相器电路，其耦合成环，每一时控反相器电路经配置以在响应于选通信号而激活时提供具有与输入信号的电平互补的电平的输出信号，其中所述第一及第三时控反相器电路经配置而同时激活且所述第二及第四时控反相器电路经配置而同时激活；
第一反相器电路，其经配置以将来自所述第一时控反相器电路的输出信号的补码作为输入信号提供到所述第四时控反相器电路；
第二反相器电路，其经配置以将来自所述第二时控反相器电路的输出信号的补码作为输入信号提供到所述第一时控反相器电路；
第三反相器电路，其经配置以将来自所述第三时控反相器电路的输出信号的补码作为输入信号提供到所述第二时控反相器电路；
第四反相器电路，其经配置以将来自所述第四时控反相器电路的输出信号的补码作为输入信号提供到所述第三时控反相器电路；及
第一、第二、第三及第四输出反相器电路，其各自耦合到所述第一、第二、第三及第四时控反相器电路中的相应者，且各自经配置以提供具有与相应输入信号互补的电平的相应输出信号。


9....

【专利技术属性】
技术研发人员：佐都誉，堂野千秋，近藤力，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US