一种时域有限差分法硬件加速器架构及其实现方法技术

本发明专利技术公开了一种时域有限差分法硬件加速器架构，包括链式计算处理单元排列结构、多组存储块和激励源赋值器；所述链式计算处理单元排列结构为沿一维方向排列的多个PE的组合，用于对电磁场仿真的三维网格格点的电场值和/或磁场值进行计算；所述存储块由多个块随机存储器构成，用于存储所述PE计算得到的网格格点的电场值和/或磁场值；所述激励源赋值器用于对所述存储块存储的电场值和/或磁场值进行赋值。本发明专利技术能够提高PE的利用率，减少FPGA上综合实现的布线难度和延时，增大片外存储带宽能力，提高PE阵列的扩展性和网格适应性。本发明专利技术可应用于基于FPGA平台的硬件加速器领域。

【技术实现步骤摘要】
一种时域有限差分法硬件加速器架构及其实现方法
本专利技术涉及一种基于FPGA平台的硬件加速器领域，尤其是一种时域有限差分法硬件加速器架构及其实现方法。
技术介绍
现有的基于FPGA(FieldProgrammableGateArray)平台的时域有限差分法硬件加速器在计算三维空间中的电磁场时，会将需要进行仿真的大网格根据FPGA上的逻辑资源与存储资源的多少，平均地分割成若干个小网格，并为每个小网格分配一个计算处理单元PE(ProcessingElement)与存储数据的一组块随机存储器BRAM(BlockRAM)，形成一个小网格的三维阵列。每个计算处理单元PE负责对该小网格内所有格点的电场值与磁场值进行计算，通过扫描的方式依次对每个格点的值进行更新。所有小网格完成计算之后，再将小网格块随机存储器BRAM内的电场值与磁场值按照小网格的组合方式输出，以还原大网格的结构。在实际工程中使用时域有限差分法硬件加速器时，需要进行电磁场仿真的网格尺寸可能会比较大，格点分布比较密集，导致整个网格的电场值和磁场值数据量很大，无法同时存放在FPGA片上的存储中，需要将部分数据存放在片外的动态随机存取存储器DRAM备于FPGA读写。这要求硬件加速器有较灵活的存储结构和数据存取模式，以及需要考虑存储带宽的瓶颈问题。此外，实际工程应用中不同的仿真空间有不同的尺寸及长宽高比例，现有的加速器中使用的PE三维阵列模式，难以用同一种阵列分布来适应不同的网格结构。所以，使用加速器时往往需要根据网格结构的比例来重新配置PE三维阵列的排布与数目，来保证PE阵列的正常工作及每个PE的利用率。这个缺陷会导致每次仿真不同的工程需要重新烧写FPGA的比特流以配置不同架构的硬件加速器，工程量很大，在实际工程中难以实用。即PE阵列的扩展性和网格适应性很弱。
技术实现思路
为了解决至少一个上述技术问题，本专利技术的目的在于提供一种时域有限差分法硬件加速器架构及其实现方法。本专利技术所采取的技术方案是：一方面，本专利技术实施例包括一种时域有限差分法硬件加速器架构，包括链式计算处理单元排列结构、多组存储块和激励源赋值器；所述链式计算处理单元排列结构为沿一维方向排列的多个PE的组合，所述链式计算处理单元排列结构用于对电磁场仿真的三维网格格点的电场值和/或磁场值进行计算；所述存储块由多个块随机存储器构成，所述存储块用于存储所述PE计算得到的网格格点的电场值和/或磁场值；所述激励源赋值器用于在每个时间步计算完之后，向对应的所述存储块输出激励源值，以对所述存储块存储的电场值和/或磁场值进行赋值。进一步地，所述链式计算处理单元排列结构在执行对电磁场仿真的三维网格格点的电场值和磁场值进行计算这一步骤时，具体用于：所述链式计算处理单元排列结构扫描连续的网格格点，当扫描到网格边界，所述链式计算处理单元排列结构将超出所述网格边界部分的PE关闭，并切换至同一二维平面上的另一一维方向继续进行扫描；扫描所有网格格点，计算出所有网格格点的电场值和磁场值。进一步地，每个所述PE分别对应一组所述存储块，所述存储块用于存储对应PE的计算结果。进一步地，所述存储块包含电场分量存储单元和磁场分量存储单元，每个所述存储单元分配一个对应的块随机存储器进行存储。进一步地，所述激励源赋值器在执行所述存储块存储的电场值和/或磁场值进行赋值这一步骤，具体包括：计算每个时间步下的激励源值；生成时间与激励源值对应关系的激励源查找表；根据所述激励源查找表，向对应的存储块输出激励源值；向对应存储块存储的网格格点的电场值和/或磁场值进行赋值。另一方面，本专利技术实施例还包括一种时域有限差分法硬件加速器架构的实现方法，包括以下步骤：组建链式计算处理单元排列结构，所述链式计算处理单元排列结构为沿一维方向排列的多个PE的组合，所述链式计算处理单元排列结构用于对电磁场仿真的三维网格格点的电场值和/或磁场值进行计算；所述链式计算处理单元排列结构中的每个PE分别对应一组存储块，并与对应的所述存储块连接；组建相应的存储块，所述存储块由多个块随机存储器构成，所述存储块用于存储所述PE计算得到的网格格点的电场值和/或磁场值；组建相应的激励源赋值器，所述激励源赋值器用于在每个时间步计算完之后，向对应的所述存储块输出激励源值，以对所述存储块存储的电场值和/或磁场值进行赋值；所述激励源赋值器的数据输出直接与各组存储块相连。进一步地，组建链式计算处理单元排列结构这一步骤，具体包括：使用算术逻辑单元搭建PE的多个计算逻辑块；所述算术逻辑单元包括加法器和乘法器；根据时域有限差分法算法中的表达式，计算得出每个所述计算逻辑块对应的电场分量和磁场分量；将多个所述计算逻辑块组合单个PE；多个所述PE沿一维方向排列组合成链式计算处理单元排列结构。进一步地，组建相应的存储块这一步骤，具体包括：根据所述链式计算处理单元排列结构，设置对应的存储块中的块随机存储器为真双口存储器，所述真双口存储器包括第一计算机端口和第二计算机端口；所述第一计算机端口与对应的PE连接，并存储对应PE的计算结果；所述第二计算机端口与激励源赋值器的输出端相连，并接收所述所述激励源赋值器输出的相应的赋值数据。进一步地，组建相应的激励源赋值器这一步骤，具体包括：根据工程中仿真环境需要的激励源，将每个时间步对应的激励源值计算出来；根据所述计算结果，生成时间和激励源值相对应的激励源查找表；存储所述激励源查找表组建成激励源赋值器。进一步地，所述激励源赋值器向对应存储块存储的网络格点的电场值和/或磁场值进行赋值后，所述存储块重新存储赋值后的电场值和/或磁场值。本专利技术的有益效果是：不需要重新修改硬件结构就可以适应网格，可保证功能正确；一维的计算处理单元扫描到网格边界时，只需要暂时关闭部分PE，其他两个维度不会超出边界，可以提高一个格点扫描过程中PE的利用率。每个块随机存储器BRAM与计算处理单元PE的连线简单，减少FPGA上综合实现的布线难度和延时；同时，所有的网格信息只会存放在多个存储块中，不随网格尺寸变化，有较强的网格适应性；此外，当仿真的网格过大，数据过多无法同时存放在FPGA上时，需要从片外动态随机存取存储器DRAM读写数据时，多个存储块结构可以同时对DRAM进行读写数据，能提高同时写入块随机存储器BRAM的数据位宽，以尽可能的发挥片外存储带宽能力。附图说明图1为现有技术使用的PE三维阵列示意图；图2为本专利技术实施例所述时域有限差分法硬件加速器架构示意图；图3为本专利技术实施例中电场分量Ex的计算逻辑块示意图。具体实施方式如图1所示，现有的基于FPGA(FieldProgrammableGateArray)平台的时域有限差分法硬件加速器在计算三维空间中的电磁场时，会将需要进行仿真的大网格根据FPGA上的逻辑资源与存本文档来自技高网...

【技术保护点】
1.一种时域有限差分法硬件加速器架构，用于对三维空间中的电磁场进行计算，其特征在于，包括链式计算处理单元排列结构、多组存储块和激励源赋值器；/n所述链式计算处理单元排列结构为沿一维方向排列的多个PE的组合，所述链式计算处理单元排列结构用于对电磁场仿真的三维网格格点的电场值和/或磁场值进行计算；/n所述存储块由多个块随机存储器构成，所述存储块用于存储所述PE计算得到的网格格点的电场值和/或磁场值；/n所述激励源赋值器用于在每个时间步计算完之后，向对应的所述存储块输出激励源值，以对所述存储块存储的电场值和/或磁场值进行赋值。/n

【技术特征摘要】
1.一种时域有限差分法硬件加速器架构，用于对三维空间中的电磁场进行计算，其特征在于，包括链式计算处理单元排列结构、多组存储块和激励源赋值器；
所述链式计算处理单元排列结构为沿一维方向排列的多个PE的组合，所述链式计算处理单元排列结构用于对电磁场仿真的三维网格格点的电场值和/或磁场值进行计算；
所述存储块由多个块随机存储器构成，所述存储块用于存储所述PE计算得到的网格格点的电场值和/或磁场值；
所述激励源赋值器用于在每个时间步计算完之后，向对应的所述存储块输出激励源值，以对所述存储块存储的电场值和/或磁场值进行赋值。


2.根据权利要求1所述的一种时域有限差分法硬件加速器架构，其特征在于，所述计算处理单元排列结构在执行对电磁场仿真的三维网格格点的电场值和磁场值进行计算这一步骤时，具体用于：
所述链式计算处理单元排列结构扫描连续的网格格点，当扫描到网格边界，所述链式计算处理单元排列结构将超出所述网格边界部分的PE关闭，并切换至同一二维平面上的另一一维方向继续进行扫描；
扫描所有网格格点，计算出所有网格格点的电场值和磁场值。


3.根据权利要求2所述的一种时域有限差分法硬件加速器架构，其特征在于，每个所述PE分别对应一组所述存储块，所述存储块用于存储对应PE的计算结果。


4.根据权利要求3所述的一种时域有限差分法硬件加速器架构，其特征在于，所述存储块包含电场分量存储单元和磁场分量存储单元，每个所述存储单元分配一个对应的块随机存储器进行存储。


5.根据权利要求1所述的一种时域有限差分法硬件加速器架构，其特征在于，所述激励源赋在执行对所述存储块存储的电场值和/或磁场值进行赋值这一步骤时，具体用于：
计算每个时间步下的激励源值；
生成时间与激励源值对应关系的激励源查找表；
根据所述激励源查找表，向对应的存储块输出激励源值；
向对应存储块存储的网格格点的电场值和/或磁场值进行赋值。


6.一种时域有限差分法硬件加速器架构的实现方法，其特征在于，包括以下步骤：
组建链式计算处理单元排列结构，所述链式计算处理单元排列结构为沿一维方向排列的多个PE的组合，所述链式计算处...

【专利技术属性】
技术研发人员：粟涛，孔昶，陈弟虎，
申请(专利权)人：中山大学，
类型：发明
国别省市：广东;44