逻辑电路、时序电路、电源控制电路、开关电源设备制造技术

一种时序电路(1)，包括：检测器(2)，其基于输入信号检测事件的发生；接受器(4)，接受其发生已被所述检测器检测到的所述事件；禁止器(4)，其利用所述接受器对一个事件的接受作为触发来禁止所述接受器在第一时段内接受另一事件；时钟脉冲生成器(3)，其在从所述第一时段的开始直到所述第一时段结束经过比所述第一时段短的第二时段之后的时段期间生成一个或多个时钟脉冲；确定器(5)，其基于当前状态和所述接受器接受的所述事件来确定下一状态；以及锁存器(6)，其使用所述时钟脉冲来锁存所述下一状态。所述锁存器的输出处于所述当前状态。

Logic circuit, sequential circuit, power control circuit, switching power supply equipment

【技术实现步骤摘要】
【国外来华专利技术】逻辑电路、时序电路、电源控制电路、开关电源设备
本专利技术涉及一种时序电路，以及使用该时序电路的电源控制电路和开关电源设备。此外，本专利技术涉及逻辑电路以及使用该逻辑电路的时序电路、电源控制电路和开关电源设备。
技术介绍
通常，为了实现逻辑电路的低功耗，使用时钟门控技术(例如，参见专利文献1)。在逻辑电路中，除了低功耗之外，故障输出预防也是一个重要的技术问题。这里，在图10所示的逻辑电路中，假设锁存器101和输出解码器102通过两条总线连接，并且锁存器101的输出状态从00改变为11。在这种情况下，锁存器101的输出状态在从00变为11的途中可以是01或10。例如，如果输出解码器102是XOR门，则当锁存器101的输出状态在从00变为11的途中变为01或10时，在输出解码器102的输出中出现故障。在图10所示的逻辑电路中，通过在例如输出解码器102的后级中布置专利文献2中公开的故障消除电路，可以防止故障输出。引文列表专利文献专利文献1：日本特开2008-176440号公报专利文献2：日本特开200本文档来自技高网...

【技术保护点】
1.一种时序电路，其包括：/n检测器，其被布置为基于输入信号检测事件的发生；/n接受器，其被布置为接受其发生已被所述检测器检测到的所述事件；/n禁止器，其被布置为使用所述接受器对一个事件的接受作为触发来禁止所述接受器在第一时段内接受另一事件；/n时钟脉冲生成器，其被布置为在从所述第一时段的开始直到所述第一时段结束经过比所述第一时段短的第二时段之后的时段期间生成一个或多个时钟脉冲；/n确定器，其被布置为基于当前状态和所述接受器接受的所述事件来确定下一状态；以及/n锁存器，其被布置为使用所述时钟脉冲来锁存所述下一状态，其中，/n所述锁存器的输出处于所述当前状态。/n

【技术特征摘要】
【国外来华专利技术】20171010 JP 2017-197076;20171010 JP 2017-1970771.一种时序电路，其包括：
检测器，其被布置为基于输入信号检测事件的发生；
接受器，其被布置为接受其发生已被所述检测器检测到的所述事件；
禁止器，其被布置为使用所述接受器对一个事件的接受作为触发来禁止所述接受器在第一时段内接受另一事件；
时钟脉冲生成器，其被布置为在从所述第一时段的开始直到所述第一时段结束经过比所述第一时段短的第二时段之后的时段期间生成一个或多个时钟脉冲；
确定器，其被布置为基于当前状态和所述接受器接受的所述事件来确定下一状态；以及
锁存器，其被布置为使用所述时钟脉冲来锁存所述下一状态，其中，
所述锁存器的输出处于所述当前状态。


2.根据权利要求1所述的时序电路，其中，所述事件的发生定时不与任何时钟信号同步。


3.根据权利要求1或权利要求2所述的时序电路，其中，所述禁止器禁止所述接受器接受所述第一时段结束之后直到第三时段经过的每个事件。


4.根据权利要求1至3中任一项所述的时序电路，其中，所述检测器基于所述当前状态和所述输入信号的状态来检测所述事件的类型，并且将所述事件的类型通知给所述接受器。


5.根据权利要求1至4中任一项所述的时序电路，其中，所述第二时段比所述锁存器的设置时间长。


6.根据权利要求5所述的时序电路，其中，所述第二时段比所述接受器的亚稳状态衰减所需的时间和所述锁存器的所述设置时间的总时间长。


7.根据权利要求1至6中任一项所述的时序电路，其中，所述检测器基于所述输入信号的电平来检测所述事件的发生。


8.根据权利要求1至7中任一项所述的时序电路，其中，所述时钟脉冲生成器可以根据所述时序电路的操作环境温度来改变所述第二时段的长度。


9.一种逻辑电路，其包括：
锁...

【专利技术属性】
技术研发人员：鹤山元规，立石哲夫，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：日本;JP