级以及具有该级的发射控制驱动器制造技术

本文所提供的可以是一种级和具有该级的发射控制驱动器。该级可以包括：输出单元，该输出单元被配置为取决于第一节点和第二节点的电压而将第一电源或第二电源的电压供应至第一输出端子；输入单元，该输入单元被配置为控制第二节点和第三节点的电压；第一信号处理单元，该第一信号处理单元被配置为控制第一节点的电压并且将与第一节点的电压相对应的电压供应至第二输出端子；第二信号处理单元，该第二信号处理单元包括耦接在第三节点和第五节点之间的第二电容器，该第二信号处理单元被配置为控制第一节点的电压，并且控制第二电容器的相对端子之间的电势差；以及第三信号处理单元，该第三信号处理单元被配置为控制第二节点的电压。

Stage and launch control driver with that stage

【技术实现步骤摘要】
级以及具有该级的发射控制驱动器相关申请的交叉引用本申请要求2018年11月12日提交的韩国专利申请第10-2018-0138314号的优先权和权益，其全部公开内容通过引用整体并入本文。
本公开的各个实施例涉及级以及具有该级的发射控制驱动器。
技术介绍
有机发光显示器(OLED)具有的优点在于其响应速度高，并且在于它以低功耗操作。OLED中提供的发射控制驱动器可以通过将发射控制信号供应至发射控制线而控制像素的发射时间。为了该操作，发射控制驱动器包括耦接至相应发射控制线的多个级。级中的每一个可以包括多个晶体管和电容器。级中提供的电容器的频繁充电和放电操作可以增大以低功率操作的OLED的功耗。
技术实现思路
本公开的各个实施例针对一种级以及一种具有该级的发射控制驱动器，该级被配置为使得当发射控制信号被维持在低电压处时，可以防止该级中提供的电容器充电或放电。本公开的实施例可以提供一种级，包括：输出单元，该输出单元被配置为取决于第一节点的电压和第二节点的电压而将第一电源的电压或第二电源的电压供应至第一输出端子；输入单元，该输入单元被配置为响应于被供应至第一输入端子、第二输入端子和第四输入端子的信号而控制第二节点的电压和第三节点的电压；第一信号处理单元，该第一信号处理单元被配置为响应于第二节点的电压而控制第一节点的电压，并且被配置为将与第一节点的电压相对应的电压供应至第二输出端子；第二信号处理单元，该第二信号处理单元包括耦接在第三节点和第五节点之间的第二电容器，该第二信号处理单元被配置为响应于被供应至第二输入端子的信号和被供应至第三输入端子的信号而控制第一节点的电压，并且被配置为响应于被供应至第二输入端子的信号和第一电源的电压而控制第二电容器的相对端子之间的电势差；以及第三信号处理单元，该第三信号处理单元被配置为响应于第一电源的电压和被供应至第四输入端子的信号而控制第二节点的电压。第一电源可以被设定为栅极关断电压，并且第二电源可以被设定为栅极导通电压。被供应至第一输入端子的信号可以包括起始信号或者从前一级的第一输出端子输出的信号，并且被供应至第四输入端子的信号可以包括控制节点起始信号或者从前一级的第二输出端子输出的信号。从前一级的第一输出端子输出的信号或者起始信号可以与包括被供应至第二输入端子的信号的第一时钟信号重叠至少一次。从前一级的第二输出端子输出的信号或者控制节点起始信号可以具有与从前一级的第一输出端子输出的信号或者起始信号的相位反相的相位。被供应至第二输入端子的信号可以包括第一时钟信号，并且被供应至第三输入端子的信号可以包括第二时钟信号。输入单元可以包括：第一晶体管，该第一晶体管耦接在第一输入端子和第二节点之间，并且包括耦接至第二输入端子的栅电极；以及第四晶体管，该第四晶体管耦接在第四输入端子和第三节点之间，并且包括耦接至第二输入端子的栅电极。输出单元可以包括：第九晶体管，该第九晶体管耦接在第一电源和第一输出端子之间，并且包括耦接至第一节点的栅电极；以及第十晶体管，该第十晶体管耦接在第一输出端子和第二电源之间，并且包括耦接至第二节点的栅电极。第一信号处理单元可以包括：第八晶体管，该第八晶体管耦接在第一电源和第一节点之间，并且包括耦接至第二节点的栅电极；以及第一电容器，该第一电容器耦接在第一电源和第一节点之间。第二信号处理单元可以包括：第五晶体管，该第五晶体管耦接在第一电源和第五节点之间，并且包括耦接至第二输入端子的栅电极；第六晶体管，该第六晶体管耦接在第五节点和第三输入端子之间，并且包括耦接至第三节点的栅电极；以及第七晶体管，该第七晶体管耦接在第五节点和第一节点之间，并且包括耦接至第三输入端子的栅电极。当第二电源的电压被供应至第一输出端子时，第二电容器的相对端子之间的电势差可以保持恒定。第三信号处理单元可以包括：第二晶体管，该第二晶体管耦接在第一电源和第七节点之间，并且包括耦接至第三节点的栅电极；第三晶体管，该第三晶体管耦接在第七节点和第三输入端子之间，并且包括耦接至第二节点的栅电极；以及第三电容器，该第三电容器耦接在第七节点和第二节点之间。该级可以进一步包括：第一稳定化单元，该第一稳定化单元耦接在第二信号处理单元和第三信号处理单元之间，并且被配置为控制第三节点的电压降宽度；以及第二稳定化单元，该第二稳定化单元耦接在第二节点和耦接至第一输入端子的第四节点之间，该第二稳定化单元被配置为控制第二节点的电压降宽度。第一稳定化单元可以包括第十一晶体管，该第十一晶体管耦接在第三信号处理单元和第三节点之间，并且包括耦接至第二电源的栅电极。第二稳定化单元可以包括第十二晶体管，该第十二晶体管耦接在第二节点和第四节点之间，并且包括耦接至第二电源的栅电极。输入单元可以包括：第一晶体管，该第一晶体管耦接在第一输入端子和第二节点之间，并且包括耦接至第二输入端子的栅电极；第四晶体管，该第四晶体管耦接在第八节点和第三节点之间；第十六晶体管，该第十六晶体管耦接在第一电源和第八节点之间，并且包括耦接至第一输入端子的栅电极；以及第十七晶体管，该第十七晶体管耦接在第八节点和第二电源之间，并且包括耦接至第一输入端子的栅电极，并且第四输入端子可以耦接至第一输入端子。第二信号处理单元可以包括：第五晶体管，该第五晶体管耦接在第三输入端子和第五节点之间，并且包括耦接至第二输入端子的栅电极；第六晶体管，该第六晶体管耦接在第五节点和第三输入端子之间，并且包括耦接至第三节点的栅电极；以及第七晶体管，该第七晶体管耦接在第五节点和第一节点之间，并且包括耦接至第三输入端子的栅电极。第三信号处理单元可以包括耦接在第六节点和第七节点之间的第三电容器，并且被配置为响应于第一电源的电压以及被供应至第一输入端子、第二输入端子和第四输入端子的信号而控制第三电容器的相对端子之间的电势差。第三信号处理单元可以进一步包括：第二晶体管，该第二晶体管耦接在第一电源和第七节点之间，并且包括耦接至第三节点的栅电极；第三晶体管，该第三晶体管耦接在第七节点和第三输入端子之间，并且包括耦接至第六节点的栅电极；以及第十五晶体管，该第十五晶体管耦接在第六节点和第二节点之间，并且包括耦接至第六节点的栅电极。输入单元可以包括：第一晶体管，该第一晶体管耦接在第一输入端子和第二节点之间，并且包括耦接至第二输入端子的栅电极；第四晶体管，该第四晶体管耦接在第四输入端子和第三节点之间，并且包括耦接至第二输入端子的栅电极；以及第十三晶体管，该第十三晶体管耦接在第一输入端子和第六节点之间，并且包括耦接至第二输入端子的栅电极。当第二电源的电压被供应至第一输出端子时，第三电容器的相对端子之间的电势差可以保持恒定。该级可以进一步包括：第一稳定化单元，该第一稳定化单元耦接在第二信号处理单元和第三信号处理单元之间，并且被配置为控制第三节点的电压降宽度；第二稳定化单元，该第二稳定化单元耦接在第二节点和耦接至第一输入端子的第四节点之间，并且被配置为控制本文档来自技高网...

【技术保护点】
1.一种级，包括：/n输出单元，所述输出单元被配置为取决于第一节点的电压和第二节点的电压而将第一电源的电压或第二电源的电压供应至第一输出端子；/n输入单元，所述输入单元被配置为响应于被供应至第一输入端子、第二输入端子和第四输入端子的信号而控制所述第二节点的所述电压和第三节点的电压；/n第一信号处理单元，所述第一信号处理单元被配置为响应于所述第二节点的所述电压而控制所述第一节点的所述电压，并且被配置为将与所述第一节点的所述电压相对应的电压供应至第二输出端子；/n第二信号处理单元，所述第二信号处理单元包括耦接在所述第三节点和第五节点之间的第二电容器，所述第二信号处理单元被配置为响应于被供应至所述第二输入端子的所述信号和被供应至第三输入端子的信号而控制所述第一节点的所述电压，并且被配置为响应于被供应至所述第二输入端子的所述信号和所述第一电源的所述电压而控制所述第二电容器的相对端子之间的电势差；以及/n第三信号处理单元，所述第三信号处理单元被配置为响应于所述第一电源的所述电压和被供应至所述第四输入端子的所述信号而控制所述第二节点的所述电压。/n

【技术特征摘要】
20181112 KR 10-2018-01383141.一种级，包括：
输出单元，所述输出单元被配置为取决于第一节点的电压和第二节点的电压而将第一电源的电压或第二电源的电压供应至第一输出端子；
输入单元，所述输入单元被配置为响应于被供应至第一输入端子、第二输入端子和第四输入端子的信号而控制所述第二节点的所述电压和第三节点的电压；
第一信号处理单元，所述第一信号处理单元被配置为响应于所述第二节点的所述电压而控制所述第一节点的所述电压，并且被配置为将与所述第一节点的所述电压相对应的电压供应至第二输出端子；
第二信号处理单元，所述第二信号处理单元包括耦接在所述第三节点和第五节点之间的第二电容器，所述第二信号处理单元被配置为响应于被供应至所述第二输入端子的所述信号和被供应至第三输入端子的信号而控制所述第一节点的所述电压，并且被配置为响应于被供应至所述第二输入端子的所述信号和所述第一电源的所述电压而控制所述第二电容器的相对端子之间的电势差；以及
第三信号处理单元，所述第三信号处理单元被配置为响应于所述第一电源的所述电压和被供应至所述第四输入端子的所述信号而控制所述第二节点的所述电压。


2.根据权利要求1所述的级，其中，被供应至所述第一输入端子的所述信号包括起始信号或者从前一级的所述第一输出端子输出的信号，
其中，被供应至所述第四输入端子的所述信号包括控制节点起始信号或者从所述前一级的所述第二输出端子输出的信号，并且
其中，从所述前一级的所述第一输出端子输出的所述信号或者所述起始信号与包括被供应至所述第二输入端子的所述信号的第一时钟信号重叠至少一次。


3.根据权利要求2所述的级，其中，从所述前一级的所述第二输出端子输出的所述信号或者所述控制节点起始信号具有与从所述前一级的所述第一输出端子输出的所述信号或者所述起始信号的相位反相的相位。


4.根据权利要求1所述的级，其中，所述输入单元包括：
第一晶体管，所述第一晶体管耦接在所述第一输入端子和所述第二节点之间，并且包括耦接至所述第二输入端子的栅电极；以及
第四晶体管，所述第四晶体管耦接在所述第四输入端子和所述第三节点之间，并且包括耦接至所述第二输入端子的栅电极。


5.根据权利要求1所述的级，其中，所述输出单元包括：
第九晶体管，所述第九晶体管耦接在所述第一电源和所述第一输出端子之间，并且包括耦接至所述第一节点的栅电极；以及
第十晶体管，所述第十晶体管耦接在所述第一输出端子和所述第二电源之间，并且包括耦接至所述第二节点的栅电极。


6.根据权利要求1所述的级，其中，所述第一信号处理单元包括：
第八晶体管，所述第八晶体管耦接在所述第一电源和所述第一节点之间，并且包括耦接至所述第二节点的栅电极；以及
第一电容器，所述第一电容器耦接在所述第一电源和所述第一节点之间。


7.根据权利要求1所述的级，其中，所述第二信号处理单元包括：
第五晶体管，所述第五晶体管耦接在所述第一电源和所述第五节点之间，并且包括耦接至所述第二输入端子的栅电极；
第六晶体管，所述第六晶体管耦接在所述第五节点和所述第三输入端子之间，并且包括耦接至所述第三节点的栅电极；以及
第七晶体管，所述第七晶体管耦接在所述第五节点和所述第一节点之间，并且包括耦接至所述第三输入端子的栅电极，并且
其中，当所述第二电源的所述电压被供应至所述第一输出端子时，所述第二电容器的所述相对端子之间的所述电势差保持恒定。


8.根据权利要求1所述的级，其中，所述第三信号处理单元包括：
第二晶体管，所述第二晶体管耦接在所述第一电源和第七节点之间，并且包括耦接至所述第三节点的栅电极；
第三晶体管，所述第三晶体管耦接在所述第七节点和所述第三输入端子之间，并且包括耦接至所述第二节点的栅电极；以及
第三电容器，所述第三电容器耦接在所述第七节点和所述第二节点之间。


9.根据权利要求1所述的级，进一步包括：
第一稳定化单元，所述第一稳定化单元耦接在所述第二信号处理单元和所述第三信号处理单元之间，并且被配置为控制所述第三节点的电压降宽度；以及
第二稳定化单元，所述第二稳定化单元耦接在所述第二节点和耦接至所述第一输入端子的第四节点之间，所述第二稳定化单元被配置为控制所述第二节点的电压降宽度。


10.根据权利要求1所述的级，其中，所述输入单元包括：
第一晶体管，所述第一晶体管耦接在所述第一输入端子和所述第二节点之间，并且包括耦接至所述第二输入端子的栅电极；
第四晶体管，所述第四晶体管耦接在第八节点和所述第三节点之间；
第十六晶体管，所述第十六晶体管耦接在所述第一电源和所述第八节点之间，并且包括耦接至所述第一输入端子的栅电极；以及
第十七晶体管，所述第十七晶体管耦接在所述第八节点和所述第二电源之间，并且包括耦接至所述第一输入端子的栅电极，并且
其中，所述第四输入端子耦接至所述第一输入端子。


11.根据权利要求1所述的级，其中，所述第二信号处理单元包括：
第五晶体管，所述第五晶体管耦接在所述第三输入端子和所述第五节点之间，并且包括耦接至所述第二输入端子的栅电极；
第六晶体管，所述第六晶体管耦接在所述第五节点和所述第三输入端子之间，并且包括耦接至所述第三节点的栅电极；以及
第七晶体管，所述第七晶体管耦接在所述第五节点和所述第一节点之间，并且包括耦接至所述第三输入端子的栅电极。


12.根据权利要求1所述的级，其中，所述第三信号处理单元包括耦接在第六节点和第七节点之间的第三电容器，并且被配置为响应于所述第一电源的所述电压以及被供应至所述第一输入端子、所述第二输入端子和所述第四输入端子的所述信号而控制所述第三电容器的相对端子之间的电势差。


13.根据权利要求12所述的级，其中，所述第三信号处理单元进一步包括：
第二晶体管，所述第二晶体管耦接在所述第一电源和所述第七节点之间，并且包括耦接至所述第三节点的栅电极；
第三晶体管，所述第三晶体管耦接在所述第七节点和所述第三输入端子之间，并且包括耦接至所述第六节点的栅电极；以及
第十五晶体管，所述第十五晶体管耦接在所述第六节点和所述第二节点之间，并且包括耦接至所述第六节点的栅电极。


14.根据权利要求13所述的级，其中，所述输入单元包括：
第一晶体管，所述第一晶体管耦接在所述第一输入端子和所述第二节点之间，并且包括耦接至所述第二...

【专利技术属性】
技术研发人员：姜哲圭，金大铉，金成焕，吴秀姬，李东鲜，崔相武，
申请(专利权)人：三星显示有限公司，
类型：发明
国别省市：韩国;KR