用于存储器读取和写入特性的性能变化的传感器制造技术

本文描述的各种实现涉及一种具有第一存储器结构和第二存储器结构的集成电路。第一存储器结构设置在集成电路的第一区域中，并且第一存储器结构具有带有第一晶体管的第一存储器单元。第二存储器结构设置在集成电路中的与第一区域不同的第二区域中，并且第二存储器结构具有带有第二晶体管的第二存储器单元，第二晶体管与第一晶体管分离。第二存储器单元的第二晶体管被布置为提供输出振荡频率，用于检测第一存储器单元的第一晶体管的性能变化。

Sensors for performance changes in memory read and write characteristics

【技术实现步骤摘要】
用于存储器读取和写入特性的性能变化的传感器
本申请涉及一种用于存储器读取和写入特性的性能变化的传感器。
技术介绍
本部分旨在提供与理解本文所述的各种技术有关的信息。如本部分标题所暗示，这是对相关技术的讨论，绝不应暗示它是现有技术。通常，相关技术可以被认为或可以不被认为是现有技术。因此，应该理解的是，本部分中的任何陈述均应以此为准，而不应视为对现有技术的认可。通常，具有设置在单个芯片上的计算系统的组件的集成电路(IC)通常是指片上系统(SoC)。SoC被制造为在单个芯片基板上包括数字、模拟、混合信号和/或射频(RF)功能。SoC应用由于其低功耗和对嵌入式系统的最小影响而对移动电子设备而言很有用。涉及SoC的一些应用可以包括嵌入式存储器，诸如例如静态随机存取存储器(SRAM)。SoC的性能可以受到工艺变化的限制，该工艺变化使得在极端温度条件(例如-40℃的低温，或例如125℃的高温)下有高晶体管延迟和/或高互连延迟。通常，性能终止(sign-off)的最低电压比最坏情况温度和工艺变化情况下的典型电压低10％。这样，最慢点下的定时关闭(timingclosure)(这种情况很少发生并且对于很少的半导体管芯会发生)限制了降低电子系统功耗的能力。晶体管切换延迟取决于晶体管栅极处的过驱动电压，即，电压阈值(Vth)与电源电压(VDD)之间的差。有时，静态存储器(例如，静态随机存取存储器(SRAM))会显著受影响，因为它可以具有高电压阈值(Vth)设备(由于对低泄漏的要求)。存在全局工艺变化，这是指在单个半导体管芯上在非常接近的范围内使用的大量相似结构的平均特性，由此平均了由于局部性质的纯粹统计变化而引起的各个单元之间的差异。同样，由于SoC上的位计数可以太高(达到数百万个位)，因此可以需要考虑静态存储器设计中的局部变化。因此，最坏情况下的静态存储器设备的操作电压(VDD)和Vth之间的差可以实质上较低。当考虑到工艺、温度和电压上的变化时，晶体管栅极处的过驱动电压会从非常小的值(在高Vth的情况下)变化到非常大的值(在低Vth的情况下)。因此，需要为保证静态存储器功能而保留大量裕度，而且在一些情况下，在典型的操作条件下功率会受到不利影响。
技术实现思路
根据本申请的第一方面，提供了一种集成电路，包括：第一存储器结构，其设置在集成电路的第一区域中，第一存储器结构具有带有第一晶体管的第一存储器单元；以及第二存储器结构，其设置在集成电路中的不同于第一区域的第二区域中，第二存储器结构具有带有第二晶体管的第二存储器单元，第二晶体管与第一晶体管分离，其中第二存储器单元的第二晶体管被布置为提供输出振荡频率，用于检测第一存储器单元的第一晶体管的性能变化。根据本申请的第二方面，提供了一种集成电路，包括：第一存储器结构，用作数据存储装置；以及第二存储器结构，用作性能传感器，性能传感器基于与不同操作条件相关联的特性选择性地提供输出振荡频率，其中第一存储器结构和第二存储器结构具有同时制造的存储器单元。根据本申请的第三方面，提供了一种存储器结构，包括：存储器单元阵列，用作性能监视器，性能监视器基于所述存储器单元的晶体管性质和操作条件中的至少一个提供具有重复切换的输出振荡信号，重复切换的频率与存储器单元的读取性能和写入性能中的至少一个相关，其中性能监视器激活字线和位线中的至少一个的序列，使得输出振荡信号具有重复的周期性图案。附图说明在本文中参考附图描述了各种技术的实现。然而，应当理解，附图仅示出了本文描述的各种实现，并且并不意味着限制本文描述的各种技术的实施例。图1A至图1C示出了根据本文所述的各种实现的适于感测全局特性的存储器设备的各种图。图2A-1、图2A-2、图2B-1、图2B-2和图2C示出了根据本文所述的各种实现的适于感测全局特性的各种位单元(bitcell)配置的图。图3A、图3B-1、图3B-2、图3C-1和图3C-2示出了根据本文所述的各种实现的具有适于感测全局特性的位单元阵列的存储器电路的图。具体实施方式本文描述的各种实现涉及可以用存储器单元阵列实现的性能变化传感器。传感器对操作条件的综合影响做出响应。本文所描述的方案和技术提供类似于时钟的具有重复切换的输出信号，使得可以基于存储器单元的晶体管性质将频率与存储器单元的读取性能或写入性能密切相关。在这种情况下，输出信号的一个边缘相对于字线变为活动并激活存储器单元的读取或写入而切换，而输出信号的另一边缘相对于字线和相关位线的恢复功能而切换。可以通过读取操作中的位线放电或通过检测到成功的写入操作来使能恢复功能。存储器性能监视器、定时性能传感器或测试结构可以被配置为振荡器(或类似于振荡器)以提供振荡的输出信号，并可能具有与不同存储器单元内的变化相关联的一些抖动。可以通过测量频率或使用计数器来参考片上时钟确定采样周期内的振荡次数，而将工艺、电压和温度(即PVT)的性能确定为对于振荡器来说是正常的。本文描述的方案和技术可以通过单个静态存储器阵列来实现。在一些实现中，取决于是测量读取性能还是测量写入性能，可以存在单独的定时输出。在一些实现中，可以存在以类似于存储器实例的矩阵形式配置的位单元阵列。纵横比被定义为阵列布置中位单元的行数与位单元的列数之比。针对读取性能的位单元阵列的阵列纵横比可以与针对写入性能的阵列纵横比不同。在一些情况下，如下文所述，可以实现两个物理位单元阵列，并且一个阵列用于产生用于读取性能的输出，而另一个阵列用于产生用于写入性能的另一输出。可以通过经由位线对中的位线之一进行写入并观察备用位线上的输出变化来实现写入性能，其中可以在每个位单元中存储相同的值。如果有两个单独的位单元阵列(一个位单元阵列用于读取，并且一个位单元阵列用于写入)，则读取阵列仅被写入一次，然后在字线处于活动状态时读出存储在每个存储器单元中的相同数据，然后将位线恢复回预读取状态。在写入阵列的情况下，存在存储在存储器单元中的公共数据值。当存储器单元(通过一个位线)被写入为相反的状态时，互补位线可以切换状态，以便指示何时发生了存储器单元写入并且内部节点已经改变了状态。在发生写入并且切换输出之后，可以将存储器单元写回到其原始状态，并且在发生这种情况时，可以切换输出。此外，可以将存储器单元写回到其原始状态。本文所述的方案和技术适于最小化测试结构的面积，因为其用作性能监视器或性能评估(包括设计的工艺、电压和温度(PVT))会很有用。该存储器监视器可以在VLSI产品设计上支持可变电压，从而允许更高的操作电压并由此获得更高的性能和功率，或者允许更低的操作电压并由此使得性能和功率降低。在一些实现中，可以存在可针对每个设计而激活的特定字线序列，使得输出信号遵循规则图案。如果必要，可以修改本文描述的方案和技术，或者可以使用随机数产生器来选择存储器单元的序列，这可以使得测试结构更大。在一些情况下，字线的序列可以被预定或设计为使面积最小化，从而消除(或至少抑制)对行解码器和/或列解码器的需要。这样，在一些情况下，存储器电路或结构可以本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：/n第一存储器结构，其设置在所述集成电路的第一区域中，所述第一存储器结构具有带有第一晶体管的第一存储器单元；以及/n第二存储器结构，其设置在所述集成电路中的不同于所述第一区域的第二区域中，所述第二存储器结构具有带有第二晶体管的第二存储器单元，所述第二晶体管与所述第一晶体管分离，/n其中所述第二存储器单元的所述第二晶体管被布置为提供输出振荡频率，用于检测所述第一存储器单元的所述第一晶体管的性能变化。/n

【技术特征摘要】
20181107 US 16/183,6601.一种集成电路，包括：
第一存储器结构，其设置在所述集成电路的第一区域中，所述第一存储器结构具有带有第一晶体管的第一存储器单元；以及
第二存储器结构，其设置在所述集成电路中的不同于所述第一区域的第二区域中，所述第二存储器结构具有带有第二晶体管的第二存储器单元，所述第二晶体管与所述第一晶体管分离，
其中所述第二存储器单元的所述第二晶体管被布置为提供输出振荡频率，用于检测所述第一存储器单元的所述第一晶体管的性能变化。


2.根据权利要求1所述的集成电路，其中所述输出振荡频率基于所述第二存储器单元的所述第二晶体管的性能。


3.根据权利要求2所述的集成电路，其中所述第二存储器单元的所述第二晶体管的性能基于一个或多个操作条件，所述操作条件是指检测所述第二存储器单元的所述第二晶体管的工艺、电压和温度中的至少一个的变化。


4.根据权利要求1所述的集成电路，其中所述第一晶体管和所述第二晶体管被同时制造为具有相似的晶体管性质。


5.根据权利要求1所述的集成电路，其中所述第二存储器结构提供与所述第一存储器单元的读取性能和写入性能中的至少一个相关的所述输出振荡频率。


6.根据权利要求5所述的集成电路，其中对所述第二存储器单元的修改使得能够改善所述写入性能的测量。


7.一种集成电路，包括：
第一存储器结构，用作数据存储装置；以及
第二存储器结构，用作性能传感器，所述性能传感器基于与不同操作条件相关联的特性选择性地提供输出振荡频率，
其中所述第一存储器结构和所述第二存储器结构具有同时制造的存储器单元。


8.根据权利要求7所述的集成电路，其中所述第二存储器结构基于所述存储器单元的操作条件提供具有重复切换的输出振荡信号，所述重复切换的频率与所述第二存储器结构的所述存储器单元的读取性能和写入性能中的至少一个相关。


9.根据权利要求8所述的集成电路，其中对所述第二存储器结构的所述存储器单元的修改使得能够改善所述写入性能的功能和呈现，并且其中所述第一存储器结构和所述第二存储器结构具有相同的晶体管前端布局，并且具有实质上相同的晶体管强度。


10.根据权利要求7所述的集成电路，其中所述第二存储器结构包括多个字线和多个位线对中的至少一个，并且其中所述多个字线和所述多个位线对中的至少一个的序列被激活，使得所述输出振荡信号具有重复的周期性图案。


11.根据权利要求7所述的集成电路，其中所述第二存储器结构包括多个字线和多个位线，并且其中所述字线中的至少两个字线被耦合在一起或者所述位线中的至少两个位线被耦合在一起，以便由于在相同时间段期间激活了多个存储器单元而提供对所述输出振荡信号的所述频率的平均，并且其中所述频率的所述平均减小了所述存储器单元对存储器单元变化的影响，从而与平均存储器单元性能更加相关。


12.根据权利要求7所述的集成电路，其中所述输出振荡频率用于改变所述第一存储器结构的性能。


13.根据权利要求7所...

【专利技术属性】
技术研发人员：阿米特·查布拉，雷纳·赫贝霍尔茨，
申请(专利权)人：ARM有限公司，
类型：发明
国别省市：英国;GB