无毛刺时钟切换电路制造技术

本发明专利技术提供一种无毛刺时钟切换电路，包括：时钟选择信号产生电路、同步电路和多路选择器，时钟选择信号产生电路用于生成多个时钟选择信号，同步电路用于根据供切换的多个时钟信号对多个时钟选择信号进行同步处理，同步处理后的各时钟选择信号满足以下特性：任意相邻的两个时钟选择信号中，前一项时钟选择信号的下降沿与后一项时钟选择信号的上升沿对齐，每个时钟选择信号的上升沿与其对应的时钟信号的上升沿对齐，每个时钟选择信号的下降沿与其对应的时钟信号的后一项时钟信号的上升沿对齐；所述多路选择器根据同步处理后的多个时钟选择信号，从输入的多个时钟信号中选择一路输出。本发明专利技术能够实现多路时钟信号进行切换时，输出时钟不会产生毛刺。

Burr free clock switching circuit

【技术实现步骤摘要】
无毛刺时钟切换电路
本专利技术涉及时钟电路
，尤其涉及一种无毛刺时钟切换电路。
技术介绍
随着高速接口电路的发展，用到的时钟频率越来越多，很多场合需要在工作过程中对工作时钟进行切换，满足不同的功能需求。简单的使用多路选择器即可实现时钟的切换，多路选择器的控制端输入一组时钟选择信号，通过时钟选择信号控制多路选择器将多路时钟逐一输出。其波形示意图可以参考图1，其中clk[0]～clk[3]是四路输入时钟，sel[0]～sel[3]是和clk[0]～clk[3]对应的四路时钟选择信号，在某一个时刻，sel[0]～sel[3]中只有一个是高电平，clk_out为输出时钟。sel[0]为高电平时，多路选择器输出clk[0]，sel[1]为高电平时，多路选择器输出clk[1]，sel[2]为高电平时，多路选择器输出clk[2]，sel[3]为高电平时，多路选择器输出clk[3]。在这种时钟切换模式下，如果时序控制不当，时钟切换会引起输出时钟产生毛刺。这些毛刺可能错误的触发某些功能，因此必须要想办法去除这些毛刺。
技术实现思路
为解决上述问题，本专利技术提供一种无毛刺时钟切换电路，能够实现多路时钟信号进行切换时，输出时钟不会产生毛刺。本专利技术提供一种无毛刺时钟切换电路，包括：时钟选择信号产生电路、同步电路和多路选择器，所述时钟选择信号产生电路，用于生成多个时钟选择信号，所述时钟选择信号的个数与供切换的多个时钟信号的个数相同，所述供切换的多个时钟信号为一组在时序上依次延迟的时钟信号，且所述时钟选择信号与所述供切换的多个时钟信号是一一对应的，在任意时刻，有且只有一个时钟选择信号是有效的；所述同步电路，用于根据供切换的多个时钟信号对所述时钟选择信号产生电路生成的多个时钟选择信号进行同步处理，同步处理后的各时钟选择信号满足以下特性：任意相邻的两个时钟选择信号中，前一项时钟选择信号的下降沿与后一项时钟选择信号的上升沿对齐，每个时钟选择信号的上升沿与其对应的时钟信号的上升沿对齐，每个时钟选择信号的下降沿与其对应的时钟信号的后一项时钟信号的上升沿对齐；所述多路选择器的输入端输入供切换的多个时钟信号，所述多路选择器的控制端输入一控制信号，所述控制信号为所述同步电路同步处理后的多个时钟选择信号，所述多路选择器的输出端输出一时钟输出信号，所述时钟输出信号为与同步处理后的有效的时钟选择信号对应的时钟信号。可选地，所述同步电路包括：一个I型同步处理单元和多个II型同步处理单元，所述I型同步处理单元和所述II型同步处理单元的个数之和与所述时钟选择信号产生电路生成的时钟选择信号的个数相同，其中，所述I型同步处理单元用于对时序最靠前时钟信号对应的时钟选择信号进行同步处理；各所述II型同步处理单元用于一一对应地分别对所述时序最靠前时钟信号之后的所有时钟信号对应的时钟选择信号进行同步处理。可选地，所述I型同步处理单元包括：串联连接的第一D触发器、第二D触发器和第三D触发器，以及一个二输入与门，其中，所述第一D触发器的输入端输入信号为时序最靠前时钟信号所对应的时钟选择信号，所述第一D触发器的时钟端输入第一时钟信号，所述第一时钟信号为所述供切换的多个时钟信号的任意一个，所述第一D触发器的输出端连接至所述第二D触发器的输入端；所述第二D触发器的时钟端输入第二时钟信号，所述第二时钟信号为时序最靠前时钟信号的后一个相邻时钟信号，所述第二D触发器的输出端连接至所述第三D触发器的输入端，同时所述第二D触发器的输出端连接至所述二输入与门的第一输入端；所述第三D触发器的时钟端输入第三时钟信号，所述第三时钟信号为时序最靠前时钟信号，所述第三D触发器的输出端连接至所述二输入与门的第二输入端，所述二输入与门的输出端输出同步处理后的时钟选择信号。可选地，所述II型同步处理单元包括：串联连接的第四D触发器、第五D触发器和第六D触发器，以及一个二输入或门，其中，所述第四D触发器的输入端输入信号为时序最靠前时钟信号之后的所有时钟信号所对应的时钟选择信号的其中任意一个，所述第四D触发器的时钟端输入第四时钟信号，所述第四时钟信号为与所述第一时钟信号相同的时钟信号，所述第四D触发器的输出端连接至所述第五D触发器的输入端；所述第五D触发器的时钟端输入第五时钟信号，所述第五时钟信号为所述第四D触发器输入的时钟选择信号对应的时钟信号，所述第五D触发器的输出端连接至所述第六D触发器的输入端，同时所述第五D触发器的输出端连接至所述二输入或门的第一输入端；所述第六D触发器的时钟端输入第六时钟信号，所述第六时钟信号为所述第五时钟信号之后的一个相邻时钟信号，所述第六D触发器的输出端连接至所述二输入或门的第二输入端，所述二输入或门的输出端输出同步处理后的时钟选择信号。可选地，还包括：时钟信号产生电路，用于生成所述供切换的多个时钟信号。可选地，所述时钟信号产生电路包括多个D触发器，利用多个D触发器延迟生成供切换的多个时钟信号。可选地，所述时钟选择信号产生电路包括内部计数器，利用内部计数器循环产生二进制控制码，然后将二进制控制码转换为N中取1码，其中N为时钟选择信号的个数。本专利技术提供的无毛刺时钟切换电路，增加一个同步电路，通过采用多项时钟对多路选择器的控制信号进行同步处理，并且调整控制信号的脉冲宽度，能够避免多路时钟切换过程中输出时钟信号产生毛刺，而且实现方式简单，不受工艺限制。附图说明图1为现有的时钟切换时序图；图2为本专利技术一实施例的无毛刺时钟切换电路的结构示意图；图3为图2中同步电路的一种实现电路示意图；图4为本专利技术另一实施例的无毛刺时钟切换电路的结构示意图；图5为本专利技术一实施例的无毛刺时钟切换电路在切换时钟时的时序图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术实施例提供一种无毛刺时钟切换电路，如图2所示，包括：时钟选择信号产生电路21、同步电路22和多路选择器23，其中，时钟选择信号产生电路21，用于生成多个时钟选择信号，所述时钟选择信号的个数与供切换的多个时钟信号的个数相同，所述供切换的多个时钟信号为一组在时序上依次延迟的时钟信号，且所述时钟选择信号与供切换的多个时钟信号是一一对应的，在任意时刻，有且只有一个时钟选择信号是有效的，本实施例中，所述供切换的多个时钟信号为n个，分别记为clk[0]～clk[n-1]，n为大于等于2的整数，所述供切换的多个时钟信号clk[0]～clk[n-1]为一组在时序上依次延迟的时钟信号，多个时钟选择信号记为sel_0[0]～sel_0[n-1]，可以简记为se本文档来自技高网...

【技术保护点】
1.一种无毛刺时钟切换电路，其特征在于，包括：时钟选择信号产生电路、同步电路和多路选择器，/n所述时钟选择信号产生电路，用于生成多个时钟选择信号，所述时钟选择信号的个数与供切换的多个时钟信号的个数相同，所述供切换的多个时钟信号为一组在时序上依次延迟的时钟信号，且所述时钟选择信号与所述供切换的多个时钟信号是一一对应的，在任意时刻，有且只有一个时钟选择信号是有效的；/n所述同步电路，用于根据供切换的多个时钟信号对所述时钟选择信号产生电路生成的多个时钟选择信号进行同步处理，同步处理后的各时钟选择信号满足以下特性：任意相邻的两个时钟选择信号中，前一项时钟选择信号的下降沿与后一项时钟选择信号的上升沿对齐，每个时钟选择信号的上升沿与其对应的时钟信号的上升沿对齐，每个时钟选择信号的下降沿与其对应的时钟信号的后一项时钟信号的上升沿对齐；/n所述多路选择器的输入端输入供切换的多个时钟信号，所述多路选择器的控制端输入一控制信号，所述控制信号为所述同步电路同步处理后的多个时钟选择信号，所述多路选择器的输出端输出一时钟输出信号，所述时钟输出信号为与同步处理后的有效的时钟选择信号对应的时钟信号。/n

【技术特征摘要】
1.一种无毛刺时钟切换电路，其特征在于，包括：时钟选择信号产生电路、同步电路和多路选择器，
所述时钟选择信号产生电路，用于生成多个时钟选择信号，所述时钟选择信号的个数与供切换的多个时钟信号的个数相同，所述供切换的多个时钟信号为一组在时序上依次延迟的时钟信号，且所述时钟选择信号与所述供切换的多个时钟信号是一一对应的，在任意时刻，有且只有一个时钟选择信号是有效的；
所述同步电路，用于根据供切换的多个时钟信号对所述时钟选择信号产生电路生成的多个时钟选择信号进行同步处理，同步处理后的各时钟选择信号满足以下特性：任意相邻的两个时钟选择信号中，前一项时钟选择信号的下降沿与后一项时钟选择信号的上升沿对齐，每个时钟选择信号的上升沿与其对应的时钟信号的上升沿对齐，每个时钟选择信号的下降沿与其对应的时钟信号的后一项时钟信号的上升沿对齐；
所述多路选择器的输入端输入供切换的多个时钟信号，所述多路选择器的控制端输入一控制信号，所述控制信号为所述同步电路同步处理后的多个时钟选择信号，所述多路选择器的输出端输出一时钟输出信号，所述时钟输出信号为与同步处理后的有效的时钟选择信号对应的时钟信号。


2.根据权利要求1所述的无毛刺时钟切换电路，其特征在于，所述同步电路包括：一个I型同步处理单元和多个II型同步处理单元，所述I型同步处理单元和所述II型同步处理单元的个数之和与所述时钟选择信号产生电路生成的时钟选择信号的个数相同，其中，
所述I型同步处理单元用于对时序最靠前时钟信号对应的时钟选择信号进行同步处理；
各所述II型同步处理单元用于一一对应地分别对所述时序最靠前时钟信号之后的所有时钟信号对应的时钟选择信号进行同步处理。


3.根据权利要求2所述的无毛刺时钟切换电路，其特征在于，所述I型同步处理单元包括：
串联连接的第一D触发器、第二D触发器和第三D触发器，以及一个二输入与门，其中，
所述第一D触发器的输入端输入信号为时序最靠前时钟信号所对应的时钟选择信号，所述第一D触发器的时钟端输入第一时钟信号，所述第一时钟信号为所述供切换的多个时钟信号的任意一个，所述第一D触发器的输出端连接至所述第二D...

【专利技术属性】
技术研发人员：张涤非，梁远军，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东;44